第8章 判决执行：综合与实现

第 8 章 · 判决执行：综合与实现

章节摘要：本章跟着「一份代码如何变成电路」的主线走：先划清可综合与不可综合的分界线，再走完 FPGA 与 ASIC 的两条实现流程，然后直面面积、功耗、速度的三角权衡，最后把工具链全景铺开。验证证明行为正确，这一章赢得物理正确。

一条主线

主线是判决的执行过程。仿真验证相当于庭审质证，综合则是判决生效：RTL 被翻译成门级网表，行为的陈述被兑现为真实的逻辑单元。但兑现分四步走——先确定哪些陈述有资格被执行（可综合边界），再按目标平台走通流程（FPGA 的查找表路线与 ASIC 的标准单元路线），执行中还要在三个相互挤压的目标间裁量（面积、功耗、速度），每一步都有对应的工具与判卷标准。本章按这个次序展开，四节合起来是一张「从代码到硅片」的完整流程图。

沿途站点

第一站 8.1「可综合的分界线」：哪些语言设施综合器认识、哪些它视而不见、哪些直接拒收。锁存器推断、阻塞与非阻塞在综合语境下的再确认，一份「不可综合代码逐行修复」的案例把边界划实。

第二站 8.2「FPGA 与 ASIC 流程」：两条路线的完整工序对照——FPGA 的综合、适配、时序、比特流，ASIC 的综合、布局布线、时钟树、签核。约束文件是两条路上共同的驾驶杆，本站讲它怎么写、管什么，以及约束缺失如何制造「假收敛」。

第三站 8.3「面积功耗速度三角」：三个目标为什么互相挤压，流水线、并行化、资源共享、时钟门控四大手法各付出什么代价、换回什么收益。工程裁量没有免费午餐，但有系统的换算方法。

第四站 8.4「工具链全景」：仿真器、综合器、Lint 工具、波形查看器的角色分工，商业与开源两条工具路线的取舍，以及一条人人都能跑通的最小闭环。工具选型决定学习路径，这一站给你一张地图。

拐点与结论

本章的拐点是「接受综合器的谈判地位」。初级心态把综合器当翻译官——我写什么它照翻；工程心态把综合器当谈判对手——它在面积、时序、功耗的多重约束下找它认为最优的实现，你的代码是谈判筹码。同一个 RTL，换约束、换工艺、换工具，出来的电路都不同。想让谈判结果可控，就得懂它的谈判规则：可综合写法、时序约束、综合属性指令。

结论落在流程意识上：RTL 设计不是孤立的写代码活动，它嵌在「综合—时序—改码」的循环里。第一次综合的结果往往与预期差距巨大，看懂面积与时序报告、反推代码里的问题结构，是中级工程师向高级跃迁的分水岭。本章的目标就是让你拿到那份报告时不至于两眼一抹黑——报告里的每一行违例，都能沿着本章的知识找到对应的代码级病因。

本章还有一条隐藏线索：平台思维。同样的 RTL，FPGA 与 ASIC 的工具链、约束方式、优化目标都不同，但「读报告、找违例、改设计」的循环完全一致。把循环跑熟的人，换平台只需换工具手册；只会跟着某个图形界面点按钮的人，换平台等于重来。本章刻意用平台中立的术语描述流程，就是为了帮你建立这种可迁移的流程感。

读完你应该

• 能逐条判断语言设施是否可综合，并能修复常见的不可综合写法；
• 能解释锁存器推断的机理，给出两种避免它的标准写法；
• 能画出 FPGA 与 ASIC 流程的完整工序图，说明每个环节的输入输出；
• 能读写基本的时序约束：时钟定义、输入输出延迟、伪路径声明；
• 能用流水线、并行、共享三种手法做面积时序功耗的定向权衡，说清各自的代价；
• 能搭建一套开源工具链完成「仿真—综合—看波形」的最小闭环。

下一章的接力

设计经过综合与实现落地，但落地之后的错误往往在运行期才暴露。下一章「申诉复查」讲调试与规范：竞争毛刺亚稳态的侦破手法、编码规范的防线作用、以及一份高频错案清单。判决之后还有复查，这是工程世界与法庭最大的不同——硅片的终审不可上诉，但工程的判决永远可以重审。