12.1 编码规范（风格指南、Lint工具）

文档摘要

12.1 编码规范（风格指南、Lint工具）在数字系统设计的宏大叙事中，Verilog从来不只是语法的堆砌，而是一门以精确性为信仰、以可验证性为戒律、以协作性为伦理的工程语言。当我们在第12章驻足回望——从组合逻辑的瞬时响应，到时序电路的节拍律动；从状态机的路径收敛，到跨时钟域的握手博弈——我们早已明白：一个能通过综合、满足时序、经受FPGA布线考验的RTL，并不天然等于一个可维护、可演进、可审计、可交付的设计资产。真正区分“能跑”与“值得托付”的分水岭，往往不在顶层模块的接口定义，而在每一行声明的命名方式，在每一个块中对的敬畏姿态，在每一次赋值前对信号语义的再确认。这，正是12.