12.2 调试技巧（race condition、glitch、metastability）

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12.2 调试技巧（race condition、glitch、metastability）在数字电路的精密世界里，逻辑门不会说谎，时钟边沿从不迟到，寄存器采样永远准时——至少在理想模型中如此。可当设计走出仿真器、流片进FPGA、部署到ASIC，那些被综合工具悄然抹去的延迟、被时序分析忽略的毛刺、被测试平台温柔绕过的亚稳态，便如幽灵般浮现于真实硅片之上。它们不触发断言，不报出错误码，却能让系统在凌晨三点崩溃、让医疗设备误判心电图波形、让航天器姿态控制器输出震荡指令。这不是功能缺陷，而是物理现实对抽象模型的反叛；不是代码写错，而是我们对“正确”二字的理解，在数字与模拟的交界处悄然失焦。这便是第12.