2.3 类型转换与运算符实战

2.3 类型转换与运算符实战

本节摘要：类型转换是 VHDL 日常编码中报错率最高的环节。本节围绕 numeric_std 标准包，理清 integer、unsigned、signed、std_logic_vector 四类之间的转换规则，讲透有符号无符号混用的坑，并梳理逻辑、移位、算术、比较四组运算符在综合时的真实映射。

一张地图记住全部转换

先立规矩：std_logic_vector 不代表数字，它只是一排线。要做加法、比大小，先转成 unsigned 或 signed；算完再转回去接端口。integer 是数学意义的整数，与向量之间靠 to_unsigned、to_signed、to_integer 三个函数摆渡。所有日常转换一张图说清：

图：四类类型的合法转换路线

地图上的每条线都是 numeric_std 里的真实函数。注意红色虚线：std_logic_vector 与 integer 之间没有直接转换函数，必须经 unsigned 或 signed 中转——而中转走哪条路，取决于你认定这排线是有符号还是无符号，这一认定错了，后面全错。

按地图写一遍

用一个可综合的小模块把地图走通：输入两个八位无符号数，输出它们的和与差的绝对值、以及"和是否溢出"标志。

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;          -- 转换函数全在这，别再用非标准包

entity arith8 is
  port (
    a, b   : in  std_logic_vector(7 downto 0);
    sum    : out std_logic_vector(8 downto 0);   -- 多留一位放进位
    ovf    : out std_logic
  );
end entity arith8;

architecture rtl of arith8 is
  signal ua, ub : unsigned(7 downto 0);
  signal usum   : unsigned(8 downto 0);
begin
  ua   <= unsigned(a);                    -- 线 → 数
  ub   <= unsigned(b);
  usum <= resize(ua, 9) + resize(ub, 9);  -- 先扩位再相加，防截断
  sum  <= std_logic_vector(usum);         -- 数 → 线
  ovf  <= '1' when usum > 255 else '0';   -- 超出八位即溢出
end architecture rtl;
​

resize 是被低估的函数：加法想保留进位，先扩位再相加，一步到位。位宽不匹配时综合器不会替你扩，只会给警告然后默默截断高位——八位加法不加 resize，进位直接丢失。

有符号的坑：最高位是符号不是数值

把输入换成 signed，同一个 "11111111"，无符号读作二百五十五，有符号读作负一。混用时的典型事故：

signal s  : signed(7 downto 0) := "11111111";   -- 值为 -1
signal u  : unsigned(7 downto 0);
...
u <= unsigned(s);      -- 合法！但值变成 255，符号语义被静默丢弃
if s < 0 then ...      -- 正确：signed 与整数比较按补码语义
​

第一条赋值编译不报错、仿真不报错，数值语义却整个翻转——这类 bug 只能在波形里靠"结果不对"倒查。纪律只有一条：一个信号从生到死保持一种数字语义，要转先想清楚物理含义。

运算符在综合器眼里是什么

两个实用结论。结论一：and、or 对等宽向量是逐位运算，a and b 生成一排与门，不是"逻辑与"；要判断全零用 if unsigned(a) = 0，别用 if a and b（后者甚至无法编译）。结论二：乘法综合得动但费资源，除法几乎不可综合（除数为常量、且是 2 的幂时，综合器把它翻译成移位）。除以三这种需求，改用"乘以倒数再移位"的定点方案——第 4 章 ALU 一节会用到这个技巧。

⚠️ 常见坑：老代码里常见 std_logic_arith 包及其 conv_integer、conv_std_logic_vector 函数家族。它与 numeric_std 混用会直接编译报错——两个包对同名运算符各有定义。新工程一律 numeric_std，见到老代码先删旧包引用再改函数名。

💡 关键直觉：写运算前先问两个问题——"这排线是有符号还是无符号？""结果位宽够不够装？"两个问题都答对了，数值类 bug 至少少一半。

本节要点回顾

• 向量不是数：参与运算前必须转 unsigned/signed，出口再转回；
• 转换走 numeric_std：to_unsigned、to_signed、to_integer 加 resize，拒绝非标准旧包；
• 扩位用 resize：加法留进位、乘法加倍位宽，别让综合器默默截断；
• 符号语义终身制：unsigned(signed) 强转会静默改变数值含义；
• 除法基本不可综合：除以 2 的幂用移位，一般除法用定点乘法替代；
• 逐位与全零是两回事：向量 and 是一排门，判全零用与整数比较。

实战延伸：to_unsigned 的位数坑

to_unsigned(value, bits) 接受整数 + 位数，输出 unsigned。如果传入的值超过 2^bits - 1，会截断高位而不是报错：

signal x : unsigned(3 downto 0);
x <= to_unsigned(255, 4);  -- 255 = 0xFF，但 4 位只能存 0xF，截断为 0xF = 15
​

这个静默截断是 VHDL 最隐蔽的 bug 之一。仿真能跑，综合能过，但行为错了。工程上务必在 cast 时用 assert 检查范围，或者用 resize 函数（来自 numeric_std）明确处理位数对齐。

反模式

依赖隐式类型转换。VHDL 的类型系统严格，unsigned + integer 需要显式 to_integer 或 to_unsigned 转换。隐式转换只在非常特定的场景下工作（如同类型的 alias）。