VHDL

深夜的实验室里还亮着一盏灯。开发板躺在桌上，下载线已经接好，屏幕上立着一个空工程——你要让这块板子按自己写的逻辑动起来。这本教程就从这里出发：少谈主义，直接动手，从敲下第一行 VHDL 开始，一路写到把比特流烧进 FPGA、看着 LED 按预期的节拍闪烁为止。

VHDL（VHSIC Hardware Description Language）是一种强类型的硬件描述语言，诞生于超高速集成电路计划，如今是 FPGA 与 ASIC 设计的两大主流描述语言之一。它与 C、Python 这类软件语言的根本区别在于：VHDL 描述的不是"一步步执行的指令"，而是"同时存在的电路结构"。你写的每个进程都是一段并行的硬件，每条信号赋值都是一根连线。写 VHDL 的过程，就是用文本把一块还没造出来的电路画清楚，先在仿真器里验证它的行为符合预期，再交给综合工具翻译成门级网表，最后映射到真实芯片上。

这本教程的主线只有一条：从零完成一个能在板子上跑起来的数字系统。整条路线拆成八章，环环相扣：

• 第 1 章搭好环境，认识 VHDL 的思维方式，跑通第一个工程；
• 第 2 章打语法地基，把实体、架构、std_logic、类型转换这些天天要写的东西练熟；
• 第 3 章分清并发与顺序两个世界，进程、信号、变量不再混淆；
• 第 4 章动手写组合逻辑：编码器、加法器、ALU；
• 第 5 章动手写时序逻辑：计数器、移位寄存器、Moore 与 Mealy 状态机；
• 第 6 章给自己的设计写测试台，在仿真器里看波形、下断言；
• 第 7 章把设计综合下去，读懂时序报告，学会加约束；
• 第 8 章分配引脚、生成比特流、下载上板，把故障排查一遍。

图：VHDL 全册知识地图

读这本教程不需要你先啃完语法手册。需要的准备很朴素：一台能装几十个 GB 软件的电脑、一块入门级 FPGA 开发板（没有板子也能完成前七章，仿真器全免费）、以及愿意动手的耐心。每一节的结构都围绕"写代码—跑仿真—看结果—记坑"展开：代码是完整可编译的，不是伪代码；命令给出了预期输出；坑都来自真实的综合器报错和上板翻车现场。建议边读边敲，不要复制粘贴——手敲的报错才是你自己的。

学完之后你应该能独立完成这样的事：给一个需求写出实体与架构、在测试台里构造激励并检查输出、把设计综合后读懂时序报告、把比特流烧进板子并让它在真实时钟下稳定运行。如果中途卡住，优先回看第 3 章的进程语义与第 7 章的约束方法，这两处是初学者最容易返工的地方。

三个高频问题先答在前面。第一问：学 VHDL 还是学 Verilog？两门语言描述的电路世界完全同构，学会任何一门，另一门只是方言差异；而 VHDL 的强类型系统会在编译期拦下更多低级错误，对自学者反而友好。第二问：没有板子能学吗？前七章完全不需要硬件，仿真器就是全部世界；第八章的流程也可以先"云走过"，等板子到手直接复用。第三问：数字基础不牢行不行？本教程涉及的运算停留在二进制加减与位运算，第 2 章的补码与类型转换小节会把所需的一切现场补齐。带着这三个答案，翻开第 1 章。