4.2.1 控制流：IF、CASE、LOOP、EXIT/NEXT

文档摘要

4.2.1 控制流：IF、CASE、LOOP、EXIT/NEXT 在硬件描述语言（HDL）的世界里，控制流从来不是“语法糖”，而是一把双刃剑——它既是我们精准刻画时序行为的刻刀，也是引发综合歧义、时序违例甚至功能错误的隐性雷区。当你在VHDL或Verilog中写下，你并非只是在“写条件”；你正在向综合器发出一条不可逆的硬件映射指令：它将触发一个由触发器驱动的锁存逻辑路径，其建立时间、保持时间、扇出负载、关键路径延迟，全都被这一行代码悄然锁定。而当我们在RTL级使用语句实现状态机，我们真正编排的，是一张由多路选择器（MUX）、寄存器链与组合逻辑环构成的物理拓扑图——每一个分支，都对应着硅片上真实存在的金属连线与晶体管开关。这正是本节“4.2.