4.3 并发语句集

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4.3 并发语句集 4.3 并发语句集：数字电路行为建模的时空基底在VHDL的语法宇宙中，若将实体（entity）比作一座建筑的蓝图轮廓，架构体（architecture）是其承重结构与空间组织逻辑，那么并发语句集（Concurrent Statement Set）便是这座建筑中真正“同时呼吸、同步运转”的生命系统——它不按秒表计时，而依信号事件驱动；不循线性栈帧展开，却在时间切片上铺展出一片因果自治的并行场域。这不是软件意义上靠调度器轮转的“伪并行”，而是对硬件本体论最忠实的语法映射：晶体管开关、门延迟传播、寄存器采样边沿、总线仲裁响应……所有这些物理现象，在VHDL中并非被模拟，而是被声明——以并发语句为原语，构筑起一个与硅基现实同构的时间-事件拓扑空间。我们此前在“4.