1.2.3.3 沟道长度调制（CLM）与漏极感应势垒降低（DIBL）

文档摘要

1.2.3.3 沟道长度调制（CLM）与漏极感应势垒降低（DIBL）当仿真曲线突然“翘尾巴”：一个被DIBL悄悄篡改的基准电流源故障实录凌晨两点十七分，Fab 7B的SPICE日志里跳出一行刺眼的警告：这不是第一次。过去三天，同一款用于ADC基准电压生成的低温漂电流源电路，在工艺角下反复在的关键规格点上“失守”。仿真结果与实测偏差达±18%，而版图已流片、封装已预订、客户验收测试（SAT）排期就在下周二。项目组群里沉默了十七分钟——直到我关掉所有窗口，只留下HSPICE的输出和TCAD剖面图，把光标停在那条微微上翘的曲线末端。这不是收敛问题。这是沟道在“呼吸”，而我们一直把它当成刚体在建模。