6.1 MOS开关的非理想性：电荷注入与时钟馈通

6.1 MOS开关：理想元器件的三重阴影

本节摘要：理想开关导通电阻为零、关断电阻无穷大、切换不留痕迹；真实MOS开关有三重阴影——导通电阻随输入电压非线性（引起采样失真，对策是自举开关）、沟道电荷注入（关断瞬间沟道电荷倾泻到两侧，约Cox乘WL乘一半过驱动）、时钟馈通（栅压跳变经栅漏电容直接耦合）。本节给出三者的定量公式与对策矩阵，并算一遍kT除以C噪声的电容取值账。

前五章的电路都在连续时间里工作，从本节起时间被切成两相时钟。切开时间的刀就是MOS开关——而这把刀本身并不理想。

一、导通电阻：随输入摆动的阀门

MOS开关导通时工作在线性区，导通电阻等于1除以（mu乘Cox乘W除L乘过驱动）。注意过驱动里的VGS等于栅压（通常电源）减输入电压——输入电压越高，NMOS开关的导通电阻越大，输入顶到栅压减阈值附近时电阻趋于无穷，开关"关不拢"。1.8伏电源、阈值0.5伏的NMOS开关，输入从0扫到1.2伏，导通电阻从约1千欧涨到几十千欧。电阻随信号变化意味着RC时间常数随信号变化，采样时刻不再是等间隔的——产生谐波失真，正弦输入下三次失真能到负50到负60分贝，对10位以上ADC不可接受。

对策两路。传输门：NMOS与PMOS并联互补，一路电阻涨时另一路跌，总电阻平坦得多——但两管时钟要互补、面积翻倍，且仍剩残余波动。自举开关：用一个飞电容把栅压抬到"输入电压加固定电压"，使VGS恒定、导通电阻恒定——失真压到负80分贝以下，是12位以上采样器的标配，代价是自举电路本身的可靠性与面积（栅压不得超过器件耐压，先进工艺要仔细核）。

二、电荷注入：关断瞬间的倾泻

MOS导通时栅氧下方存在反型层，沟道里存着总电荷约Cox乘WL乘（VGS减VT）。开关关断的瞬间，这部分电荷被"释放"，向源漏两侧倾泻——落到采样电容上的那一份直接变成电压误差：误差电压约为电荷除以采样电容。代入数字：0.18微米工艺，W等于5微米、L等于0.18微米、Cox每平方微米约8.6飞法，沟道电荷约8.6乘5乘0.18乘0.5飞库约3.9飞库，一半落向电容侧约2飞库，采样电容1皮法时误差约2毫伏——相当于12位ADC的两个LSB，不可忽视。

电荷注入的分外麻烦在"信号相关"：过驱动随输入变化，注入电荷也随输入变化，形成增益误差与非线性失真的混合。对策四件套：底板采样（6.3节主角，让注入变成与信号无关的直流失调，可被差分对消）；延迟时钟（让连接电容的开关先关、主开关后关，切断注入路径）；** dummy 开关**（用一只一半尺寸的哑管在主开关关断时导通，吸回等量电荷，对消精度约百分之七十）；差分结构（两侧注入共模，差分输出天然抵消一阶项）。

三、时钟馈通：越过电容的直通

栅压从高到低的跳变通过栅漏交叠电容直接分压到输出：跳变幅度乘交叠电容除以（交叠电容加负载电容）。它与电荷注入同相发生，量级类似但机制不同——纯粹的容性分压，不涉及沟道电荷。对策与电荷注入共用：dummy 管对消、差分对消、底板时序。工程上常把两者合称"开关噪声"，反正对策一样。

图：电荷注入与时钟馈通机制对照

四、kT除以C：无法对消的第三重阴影

开关导通电阻给电容充电时留下热噪声，采样后的噪声方差等于kT除以C——与开关电阻无关（电阻大噪声谱低但带宽窄，正好抵消）。这是采样系统的物理底线：1皮法约64微伏有效值，0.1皮法约203微伏。想降噪声只有加大电容，但电容大则充电时间长、运放驱动重、功耗涨——信噪比用硅面积和电流买。一个12位、1伏满量程ADC的账：LSB约244微伏，kT除以C噪声须压到四分之一LSB约61微伏，电容至少1.1皮法；若14位则要约5皮法起步、运放电流翻数倍——采样系统位数每加两位，电容与功耗约翻两位数百分比到倍增，这条成本曲线决定了中等分辨率用奈奎斯特率、高位数转向过采样（第7章）。

⚠️ 常见坑：以为用"小开关"就能减小电荷注入而把W/L做到最小。沟道电荷确实小了，但导通电阻涨到几十千欧，与1皮法电容构成几百纳秒的时间常数，采样窗内根本充不满，信号被系统性衰减。开关尺寸是注入误差与建立速度的折中，典型取沟道电荷注入误差为目标LSB三分之一所对应的尺寸，再核时间常数。

本节要点回顾

• 导通电阻等于1除以（mu乘Cox乘W除L乘过驱动），随输入电压涨（NMOS），引起采样失真，对策是传输门或自举
• 电荷注入约Cox乘WL乘过驱动的一半落向电容，1皮法上毫伏级且信号相关，对策是底板采样加dummy加差分
• 时钟馈通是交叠电容分压，固定失调，差分天然对消
• kT除以C是物理底线，与电阻无关，1皮法64微伏，信噪比用面积与电流买
• 尺寸折中：小开关省注入但建立慢，按注入误差目标与时间常数双约束取尺寸

延伸：开关尺寸的系统化设计法

把三重误差合并成一套可操作的设计流程。第一步，由kT除以C定电容下限（信噪比口径）；第二步，由建立精度定时间常数上限——半周期内建立到目标精度需要N个时间常数，导通电阻上限等于半周期除以N再除以C；第三步，由导通电阻上限反推W除L（记得按最坏输入电压算过驱动，NMOS用最高输入点、PMOS用最低点）；第四步，用得到的尺寸回算电荷注入误差，若超过目标LSB的三分之一，加dummy管或改底板时序；第五步，核对开关的栅电容对前级的负载。五步走完，开关的尺寸与配套措施一次定型，避免仿真里反复试凑。

还有一个小而实用的技巧：关键开关的时钟沿整形。缓变的时钟沿（几十纳秒而非几纳秒）让沟道电荷随通道逐渐消退、注入电荷的分配更接近一半一半，注入误差显著降低——代价是开关过渡期变长，要核相邻相位是否仍然不重叠。把沿整形与底板时序、dummy 合用，注入误差能压到裸开关的十分之一以下，这正是高分辨率采样器的常规配置。

• 补一条流程：电容下限、时间常数、尺寸、注入回算、负载核对，五步一次定型