1.2.3.1 漏极引起的势垒降低（DIBL）

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1.2.3.1 漏极引起的势垒降低（DIBL） 1.2.3.1 漏极引起的势垒降低（DIBL）：当沟道“听见”漏极在喊什么——一个FET工程师凌晨三点的硅片自白凌晨2:47，晶圆厂FAB23洁净室B区，第17次流片的16nm FinFET测试数据刚从探针台吐出来。我盯着屏幕上那条微微上翘的$ I{DS} $–$ V{GS} $曲线——不是理想阶梯状的饱和区平台，而是一道带着倦意的、持续抬升的斜坡。它不吵不闹，却像一根细针，扎进我们所有人的神经末梢：DIBL又来了。这不是教科书里那个被框在虚线框里的二维示意图，也不是TCAD仿真中滑动的势垒高度数值。这是真实硅片上，一个长度仅12.8nm的鳍片（Fin）在0.7V漏极电压下，悄悄向源端“借走”了0.13V阈值电压的现场证据。