文集文档索引

• 7.3 设计管理与协作
• 7.3.1 版本控制与 PDK（工艺设计套件）管理
• 7.3.2 签核（Sign-off）流程与流片（Tape-out）准备
• 第七章：VLSI 设计生态与最佳实践
• 7.1 IP 核重用与 SoC 集成
• 7.1.1 软核、固核与硬核的区别
• 7.1.2 接口标准（PCIe, DDR, USB, CHI）
• 7.2 EDA 中的机器学习应用
• 7.2.1 AI 驱动的自动布局布线
• 7.2.2 机器学习辅助的时序预测与良率优化
• 6.3 3D 集成与先进封装
• 6.3.1 硅通孔（TSV）技术
• 6.3.2 2.5D/3D IC 与 Chiplet（芯粒）技术
• 6.3.3 系统级封装（SiP）与异构集成
• 6.1.2 FPGA 可编程架构与配置存储器
• 6.2 面向 AI 与高性能计算的 VLSI
• 6.2.1 脉动阵列（Systolic Array）与张量计算单元
• 6.2.2 近存计算（Near-Memory Computing）与内存计算（CIM）
• 5.2.3 物理级：多阈值电压（Multi-Vt）单元优化
• 5.3 信号完整性与可靠性
• 5.3.1 串扰（Crosstalk）与噪声分析
• 5.3.2 电源完整性（PI）：IR Drop 与 Ldi/dt 噪声
• 5.3.3 可靠性挑战：电迁移（EM）、天线效应与热效应
• 第六章：高级 VLSI 架构与新兴技术
• 6.1 特定应用集成电路（ASIC）与 FPGA
• 6.1.1 标准单元（Standard Cell）设计方法学
• 5.1 静态时序分析（STA）
• 5.1.1 时序路径分类与分析环境
• 5.1.2 关键路径提取与时序收敛
• 5.1.3 多时钟域（CDC）处理与异步设计
• 5.2 低功耗设计技术（Low Power Design）
• 5.2.1 系统级：动态电压频率调整（DVFS）与电源门控（Power Gating）
• 5.2.2 架构级：多电压域设计与时钟门控（Clock Gating）
• 4.2.3 内建自测试（BIST）与边界扫描（JTAG）
• 4.3 后端物理设计（Netlist to GDSII）
• 4.3.1 布图规划（Floorplanning）与电源规划
• 4.3.2 放置（Placement）优化技术
• 4.3.3 时钟树综合（CTS）：Skew、Jitter 与 Insertion Delay
• 4.3.4 布线（Routing）：全局布线与细节布线
• 4.3.5 物理验证：DRC（设计规则检查）、LVS（版图与原理图一致性）
• 第五章：时序、功耗与信号完整性分析
• 4.1.2.2 约束文件（SDC）的作用
• 4.1.3 功能验证与仿真（Simulation & Verification）
• 4.2 可测试性设计（DFT）
• 4.2.1 故障模型（Stuck-at, Transition Fault）
• 4.2.2 扫描链（Scan Chain）插入技术
• 4.1.1 硬件描述语言（Verilog/SystemVerilog/VHDL）
• 4.1.2 逻辑综合（Logic Synthesis）
• 4.1.2.1 转换、映射与优化策略
• 3.2.1 静态随机存储器（SRAM）：6T 单元、稳定性与读写电路
• 3.2.2 动态随机存储器（DRAM）：刷新机制与 1T1C 结构
• 3.2.3 非易失性存储器：Flash、RRAM 与 MRAM 概览
• 3.3 互连线建模与总线架构
• 3.3.1 互连线寄生效应（R/L/C）模型
• 3.3.2 片上网络（NoC）与高级微控制器总线架构（AMBA）
• 第四章：VLSI 设计流程与 EDA 工具链
• 4.1 前端设计（RTL to Netlist）
• 2.3.2 建立时间（Setup Time）与保持时间（Hold Time）原理
• 2.3.3 时钟策略：单相、两相与非重叠时钟
• 第三章：VLSI 系统架构与数字信号处理