文档摘要

1.4 时序逻辑、时钟复位与 FSM 本节摘要：时序逻辑让电路记住状态，也把错误从“算错”变成“采早了或采晚了”。锁存器电平敏感，触发器边沿敏感，二者时间哲学不同。建立与保持是采样窗口的两边；异步复位必须同步释放；FSM 要用安全编码和默认态。本节把这些写成能综合、能被 STA 检查的结构。 会员。《1.4 时序逻辑时钟复位FSM》收录于灏天文库文集《VLSI超大规模集成电路设计》，原作者/来源：灏天文库，整理自「灏天文库」，提供技术教程、实践指南与问题解决方案，支持在线阅读、全文检索与知识沉淀，助力开发者系统化学习。本站整理收录，版权归原作者/开源协议所有。

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作者与出处

原作者： 灏天文库

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原文： https://aiknowledge.cn/collection/854-vlsi%E8%B6%85%E5%A4%A7%E8%A7%84%E6%A8%A1%E9%9B%86%E6%88%90%E7%94%B5%E8%B7%AF%E8%AE%BE%E8%AE%A1

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