2.3.3 时钟策略：单相、两相与非重叠时钟

文档摘要

2.3.3 时钟策略：单相、两相与非重叠时钟在数字电路的世界里，时钟信号从来不只是一个周期性翻转的方波——它是整个系统的脉搏，是状态跃迁的裁判，是时序逻辑得以成立的唯一仲裁者。当我们在Verilog中写下，当我们在FPGA上布下第一根全局时钟网络，当我们在ASIC后端看到时钟树综合（CTS）报告中那条条对称延时的缓冲链……我们真正操控的，从来不是“电平”，而是时间本身的拓扑结构。 2.3.3节所讨论的“单相、两相与非重叠时钟”，绝非教科书里三种并列的抽象选项；它们是工程师在硅片上刻写时间秩序时，面对功耗、面积、鲁棒性与可测性之间千钧权衡后，亲手锻造的三把不同齿距的“时间刻刀”。