3.2 互连寄生与片上总线

3.2 互连寄生与片上总线

本节摘要：当互连延迟占比超过门延迟，理想导线假设破产。电阻、电容、电感让金属成为分布式电磁结构；串扰让邻居的翻转变成你的毛刺。总线与片上网络是架构层对这场物理税的提前下注。本节从寄生模型讲到拓扑选择，让你在 RTL 阶段就能预感到一条长地址线会在 STA 里长什么样。

学习目标

阅读完本节，你应当能够：

1. 用 RC 直觉说明为何线宽变窄后延迟恶化
2. 区分集总与分布模型何时够用
3. 说明串扰如何改变有效电容与到达时间
4. 在总线、交叉开关、片上网络之间做可辩护选择

一、导线醒来

上世纪可以把互连当成零电阻零电容。原文指出：微米时代互连只占延迟小头；先进节点里互连占比可以翻成主角。铜、低 k 介质、多层堆叠、窄线宽共同织成迷宫。再忽略寄生，等于盖高楼不算风载。

三组量：电阻、电感、电容。它们构成分布传输线。数字片内多数时候 RC 主导，电感在极快沿、时钟干线、电源瞬态里抬头。电阻随截面变小而升，窄线、薄层更明显。电容来自对地和对邻居。邻居越近、并行越长，耦合越大。低 k 想减电容，工艺与机械强度又限制你能低到哪。

集总 RC 适合短线：一个 R 一个 C 就能估时间常数。线长到与沿的空间范围可比时，要用分布或多节 RC，否则延迟和过冲都估错。提取工具按几何出 SPEF，STA 用有效电容或波形传播吃这些数。你要懂的是：换金属层等于换电阻电容配方。下层密、电阻大，适合短跳；上层厚、电阻小，适合干线，但过孔要排队，拥塞也在过孔。

二、串扰与总线

串扰是邻居翻转时，耦合电容把电荷泵到受害者线上。同向翻转可能加速（对建立有时帮忙、对保持有时添乱），反向翻转让受害者更慢。STA 的 SI 模式会按窗口把攻击者分类，给延迟一个区间，而不是一个点。所以“这条路径在无 SI 时刚好正裕量”不够，签核要带串扰。

防护：加大间距、插地线、缩短并行长度、错开翻转时刻、用低摆幅差分（接口上更常见）。片内并行总线最容易变成攻击者合唱队。架构上把宽总线切成带寄存器的短段，既减 RC 又减并行长度，这是互连问题在 RTL 的解法。

图：互连 RLC 分层

总线拓扑：

原文问过：八个加速器协同时，若平均跳数在 GDS 才暴露，已经晚了。RTL 阶段用粗模型估 hop 和链路位宽，把 NoC 当子系统，而不是“连上就行的线”。AXI 一类协议把突发、对齐、响应写进契约，物理上仍要为地址、数据、响应通道分别预算金属。通道越宽，并行越长，SI 越忙。

⚠️ 常见坑：为了时序把整条总线抬到最厚金属，电源和时钟没地方走，IR 与偏斜一起坏。
💡 关键直觉：互连是主动子系统。带宽、延迟、噪声要一起报价，不能只报逻辑功能。

三、编码与重复翻转

总线编码（格雷、倒码、部分反转）降低活动因子，是功耗与 SI 的双赢，但编码器本身有延迟。只在长而勤翻转的总线上划算。时钟门控解决的是寄存器不翻，解决不了被门控时钟网本身的电容。长距离用源同步或嵌入时钟的串行，把并行金属换成速率，再在接收端付对齐的账。这是把互连问题扔给电路，而不是扔给更多轨道。

重复器插入把长 RC 切成多段，延迟从平方关系拉回近似线性。这是 CTS 和数据通路都会做的事。插入点受放置限制：宏挡住就插不成，又回到 floorplan。所以互连课和布局课是同一门课的两章。

问题：STA 不用 SI 模式能签核吗？

低频、宽间距、金属资源极宽的老节点或许能混。并行总线密集、沿很快的设计，无 SI 的正裕量会在硅上被邻居合唱队唱没。签核清单应包含带串扰的建立保持。

问题：片上网络延迟不确定，实时通路能用吗？

能，但要有优先级、保留虚通道或硬保证带宽的配置。不能把像素通路和配置访问丢进同一条尽力而为的链路还指望行缓冲永远够。

长线延迟 ≈ 分段后 每段RC之和 + 重复器延迟
并行越长 → 耦合越大 → STA区间越宽
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四、总线改版时先改物理报价

位宽加倍不是只改 RTL 切片。金属轨道、并行长度、同时翻转电流都加倍。若 floorplan 已经按 64 位运河挖好，改 128 位可能逼你换层或加寄存器切片。规格阶段把“可配置位宽”写成综合常数还是运行寄存器，决定物理能不能活。运行时可配的宽总线，物理必须按最宽报价。

片上网络的链路位宽和虚通道数同样是金属。QoS 配置若允许低优先级饿死，实时通路不能跟它混。像素类通路更适合保留带宽或独立点对点。把所有主设备丢进同一套尽力而为交叉，验证过不了的是延迟抖动，不是平均吞吐。

重复器链的方向与电源轨平行还是垂直，影响 IR 和拥塞。长垂直跳常要换层。过孔电阻在先进节点不可忽略，STA 里过孔多的路径要单独看。为了躲拥塞绕到很远再回来，插入延迟可能比老实换层更差。布线完成不等于路径合理，还要看绕路比。

源同步接口的随路时钟必须按时钟网做屏蔽和等长，不能当普通数据。封装球到 PHY 的那一段属于协同，片内只保证从焊盘到核的预算。input_delay 要把封装模型谈妥，否则第4章 IO 路径会变成政治问题。

五、层分配表要像时钟表一样冻

哪类网走哪一层，应有简表：时钟干线、电源、宽数据、控制。没有表，布线器按拥塞临时抬层，时钟可能落到高阻层，电源可能被数据挤开。简表是物理契约，和 SDC 一样需要主人。

串扰筛选列出并行过长的网对，按攻击者活动排序。活动低的并行可以暂缓；时钟与复位旁的并行立刻改。改法优先缩短并行和加屏蔽，其次加间距。加间距吃轨道，要和拥塞谈判，不能在拥塞热点上硬加。

NoC 的 hop 预算写进架构说明。综合后用粗延迟乘 hop 看还够不够周期。不够就减核数或加链路，而不是盼着详细布线创造奇迹。互连是主动子系统，预算不够就是架构错，不是后端不够努力。

六、hop 预算不够是架构错

NoC 用 hop 乘粗延迟检查周期，不够就减核或加链路。层分配表冻时钟、电源、宽数据。串扰按攻击者活动排序，时钟旁并行立刻改。源同步随路时钟按时钟网屏蔽。位宽加倍必须按最宽金属报价，运行时可配不能让物理按窄的做梦。

层分配表与时钟表同级管理。短跳走下层，干线走上厚层，过孔排队要计入延迟。并行过长按攻击者活动排序，时钟复位旁的并行今夜就改。重复器插入点被宏挡住，回到布图挖运河，不要在详细布线里创造奇迹。NoC 的 hop 预算在架构说明里，不够是减核或加链路，不是后端加班。源同步随路时钟当时钟网做。位宽运行时可配时，物理按最宽报价。编码只在长而勤的总线上启用。互连报价与逻辑功能一起出现在评审，缺报价的功能等于还没设计。

案例：宽总线抬到最厚层

为了建立把 128 位总线抬上厚金属，电源与时钟没地方走。IR 与偏斜一起坏，SI 上总线自己合唱。退回中层并加寄存器切片，并行长度下降，串扰窗口收窄。NoC 平均吞吐达标但像素通路抖动丢行，因为与配置访问共享尽力而为交叉。像素改点对点后抖动消失。hop 预算乘粗延迟早超周期，架构减了一个加速器端口，金属立刻活。互连是主动子系统：带宽、噪声、跳数一起报价。只报价功能的总线，会在提取后用皮秒提出真正的发票。

再补一条出门检查：层分配表有主人；并行过长网对已按活动排序；NoC hop 预算乘粗延迟仍在周期内；源同步随路时钟按时钟网做。四样没有，互连仍是背景假设。位宽按最宽报价。重复器被宏挡则改湖岸。编码只给长而勤的总线。共享尽力而为交叉不准承载实时像素。发票在提取后开，报价却要在架构评审就出现。

问题：哪份报价没有不许加宽总线？

层分配没有不许。并行长度没有不许。hop 预算没有不许。同时翻转电流没有不许。随路时钟屏蔽方案没有不许。五份报价让互连成为子系统。实时通路进尽力而为交叉不许。重复器被挡不改湖岸不许。编码用在短闲总线不许。最宽位宽未按物理报价不许。提取会开发票，架构评审必须先报价。否则发票开在签核周，付款的是日历。

互连肌肉是先报价：层、并行、hop、翻转电流、随路时钟。五价没有不许加宽。实时进尽力而为交叉不许。重复器被挡不改岸不许。短闲总线瞎编码不许。可配位宽按最宽做物理。提取开发票，评审先报价。发票开在签核周，付的是整周日历。子系统不报价，就还是理想导线迷信，只是迷信穿上了先进工艺的衣服。

重点提炼

• 互连可占延迟大头：理想导线只存在于过时假设。
• 层是配方：下密上厚，过孔是瓶颈。
• 串扰改到达时间：同向反向不同，签核要带 SI。
• 拓扑是物理下注：共享、点对点、交叉、NoC 各付各的税。
• 重复器与切拍：平方延迟必须切开，宏不能挡插缓冲的点。
• 编码有条件：只在长而勤的总线上赚得回编码器延迟。

过孔电阻会在垂直跳层时叠成一串。宽总线若每根信号都在同一列过孔爬升，局部电流密度和电阻一起变差。布线时故意错开过孔列、在厚层走长距、在薄层只做短跳，比单纯加宽底层金属更有效。报价互连延迟时要把过孔栈算进去，只报水平线长会低估。

下一节处理会挡运河的湖泊：存储器宏的单元稳定性、端口时序与占位。