7.3.2 签核（Sign-off）流程与流片（Tape-out）准备

文档摘要

7.3.2 签核（Sign-off）流程与流片（Tape-out）准备在芯片设计的漫长征途上，签核（Sign-off）不是终点，而是临界点——它像一道无声的闸门，横亘于数字逻辑与物理硅片之间。跨过去，是流片（Tape-out）；退一步，是数周乃至数月的返工。我曾在28nm项目中亲历过一次“伪签核”：静态时序分析（STA）报告里所有路径都标绿，功耗估算也落在预算内，可流片回来的首批晶圆却在1.2V下无法启动。事后回溯发现，签核前未启用选项，导致UPF中定义的电源门控单元在时序引擎中被错误建模为理想开关，而实际硅片中其关断延迟引入了0.8ns的隐性时钟偏斜——这微小的偏差，在多电压域切换场景下被指数级放大。