4.1 交叉阵列与 sneak path：抄近道的电流
4.1 交叉阵列与 sneak path：抄近道的电流
本节摘要：sneak path（潜行电流）是无选通忆阻阵列的第一敌人：读一个单元时，邻居们组成地下通道分走电流、抬高背景。本节用 3×3 阵列解剖潜行路径的构成，推导最坏情形读出误差，并给出偏置策略与"最大可行阵列规模"的估算方法。
为什么把导线全接通，读数反而不可信了？
为什么一个在探针台上读得干干净净的器件，排进 64×64 阵列后读数就漂移不定？答案藏在阵列的几何结构里。crossbar 阵列让每根字线与每根位线在交叉点各放一个忆阻器，所有单元共享行列线。当你在第 i 根字线加读电压、第 j 根位线接电流表时，电流不只走"i-j"这一个单元——它可以从第 i 行走到第 k 行的某个单元，横穿到第 l 列，再经另一个单元回到第 j 列。这样"走两步绕回来"的路径与被选单元并联，构成一个与阵列规模同步膨胀的寄生电导网络。
用 3×3 阵列看最清楚：想读中心单元（第 2 行第 2 列），背景路径是"第 2 行第 1 列单元 → 第 1 行第 1 列单元 → 第 1 行第 2 列单元"的三单元串联，等效阻值是三个单元之和。这个"半选单元串"并联在目标两侧，把测到的电导拉高。规模越大、低阻单元越多，背景电导越接近甚至淹没目标信号。
图：3×3 交叉阵列的潜行路径解剖
把最坏情形算出来
设计的前置计算可以压缩成三步。设阵列规模 N×N（选 N=N 是最坏情形的对称结构），器件开关比 k=R_HRS/R_LRS，所有单元处于最不利状态（被读单元 LRS、其余全 LRS 时背景最大）：
最坏读出裕度速算（工程近似） 步骤1 目标电流 It = Vread / R_LRS 步骤2 背景路径：两条 LRS 单元 + 一条被读列单元的半选串，条数 O(N) 背景电导 Gbg ≈ (2(N-2)+1) / (3 × R_LRS) —— 系数取量级即可 步骤3 读出裕度 M = It / (Vread × Gbg) ≈ 3 / (2N) 判据：M ≥ 3~10 才能可靠判决 → N_max ≈ 3k/2 / 10 与经验值吻合： k=100 → N_max ≈ 15~30；k=1e3 → ≈ 150~300；k=1e6（ECM）→ 理论很大， 但此时 IR 压降与导线 RC 接管，成为新瓶颈。
这道速算解释了文献里的一个经验数字：无选通 crossbar 的演示规模长期停在千位级（64×64 到 1024×1024 的存算专用阵列是例外，因为它们允许概率性误差且读电压压得很低）。潜行电流不直接摧毁器件，它摧毁的是判决的确定性——这就是为什么第 3 章强调"分布宽度归一化的间隔"，到了阵列尺度还要再除一次背景。
偏置策略：把半选单元的电压压到阈值以下
潜行电流的另一面是半选扰动：未被选中的单元两端也可能被分到电压，轻则读数被干扰，重则状态被误改写。V/2 与 V/3 偏置是标准解法：
- 写入（V/3 方案）：被选字线加 V，被选位线接地，其余所有线加 V/3——这样任何未选单元两端电压最多 V/3 或 2V/3，只要器件阈值高于 2V/3（工程上取写电压 V 的 1/2 以上裕度），半选单元就保持不动。代价是驱动电压利用率只有三分之一，阵列功耗上升。
- 读取：读电压本就小（0.1~0.2 V），常用 V/2 偏置或直接把未选线接地电阻钳位，重点从"防改写"转为"压背景电流"。
数值例：写电压 1.8 V 的 HfOx 器件（V_SET 均值 0.9 V、σ 8%），2V/3 = 1.2 V 距离 SET 均值 0.3 V、约 3.75σ——按正态分布这是 10⁻⁴ 量级的误翻转概率，1 Mb 阵列一次全写会误翻上百个单元。所以偏置方案必须与器件阈值分布联合设计，只背偏置公式不查分布等于裸奔。
阵列级的三个次生效应
潜行电流之外还有三个随规模出现的效应，设计大阵列时一个都不能漏。
IR 压降：长字线/位线有毫欧到欧姆级分布电阻，阵列两端单元分到的实际电压可差 5%~15%，写入分布因此加宽。对策是金属层加厚、铜线替代、或者把阵列切块（512×512 子阵）。
写路径上的"邻居串联"：写入被选单元的电流回路可能穿过多个半选单元，实际分压降低写入效率，Reset 尤其敏感。
读出放大器的共模抑制：背景电流是共模分量，理论上可用差分读出（ Dummy 列、参考列）抵消，但背景随数据图案变化（全 0 与全 1 的背景不同），参考列必须自适应——这是电路设计里著名的"数据依赖背景"难题。
⚠️ 常见坑：用 SPICE 默认理想导线仿真大阵列。导线电阻与电容必须按实际工艺参数（薄金属层方块电阻可达数十欧/方）加入，否则仿真会给出比实测好一个数量级的乐观结果。512×512 以上的仿真还应考虑温度梯度。
💡 关键直觉：crossbar 的密度优势与 sneak path 是同一枚硬币——没有隔离晶体管才有了 4F² 密度，也才有了抄近道的自由。阵列设计就是决定在哪一层"花钱买隔离"：器件里（1S1R）、单元外（1T1R）、还是系统里（切块+纠错）。
存算阵列里的 sneak path：换了一顶帽子的老问题
存储阵列视 sneak path 为读出灾难，存算阵列对它的态度却微妙得多——因为模拟计算本就按统计误差管理（5.2 节），潜行电流被并进了"计算误差预算"。但这个宽容有边界：潜行路径的电导贡献与权重数据相关（邻居存什么影响你读什么），它不是白噪声而是信号相关的结构误差。训练感知补偿（5.2 节）对白噪声类误差效果最好，对结构误差只能部分吸收；工程上的对策是把阵列做小（128×128 级）、把行选通保留一半（半选通架构，保留 1T 的行向门控但放弃列向），用面积换结构误差的可管理性。这解释了存算芯片的一个看似矛盾的设计趋势：宣传图里是无选通的纯 crossbar，实际产品里几乎都有各种程度的选通保留。看懂这一节的物理，就能看穿这一层宣传与工程的落差。
本节要点回顾
- 潜行路径的构成：两条半选低阻单元夹一条被读列单元，背景电导随规模线性涨、条数按 O(N) 计。
- 速算判据：读出裕度约 3/2N，开关比 10³ 的器件实用规模止步于百×百量级。
- 偏置策略与分布联动：V/3 写偏置只把半选压到阈下，阈值分布尾部仍会漏误翻，需按 σ 联合设计。
- 次生效应清单：IR 压降、写路径串联、数据依赖背景，大阵列仿真必须带真实线参数。