3.1.1 时钟定义 (Create_clock, Create_generated_clock)

文档摘要

3.1.1 时钟定义 (Createclock, Creategeneratedclock) 在数字电路的时序世界里，时钟不是简单的方波信号——它是整个设计的脉搏、节拍器、仲裁者，更是时序分析的绝对坐标原点。当你在综合工具中敲下的那一刻，你并非只是“告诉工具有个时钟”，而是在为整条数据通路铺设一条精密校准的时间标尺；当你调用，你实际上是在构建一个具有确定相位关系与传播延迟模型的子时间域——它必须能被静态时序分析（STA）引擎无歧义地解析、展开、反向追踪，并最终与主时钟形成可验证的约束链。这绝非语法填空，而是一场关于时序建模精度、传播路径可溯性、以及约束语义完备性的工程实践。我们常常误以为时钟约束是EDA流程中“最先写、最易写、写了就完”的一步。