3.1.2 边界约束 (Set_input_delay, Set_output_delay)

文档摘要

3.1.2 边界约束 (Setinputdelay, Setoutputdelay) 边界约束，是数字电路时序分析中一道看不见却无处不在的“无形之墙”。它不参与逻辑运算，不消耗门级资源，却能在综合、布局布线乃至芯片回片后，一锤定音地决定设计是否能跑在目标频率上——快了，触发器采不到有效数据；慢了，输出信号赶不上下游采样沿。而与，正是我们在这堵墙上亲手凿出的两扇精确可控的“时序窗口”。它们不是泛泛而谈的“加个延迟”，而是以皮秒级精度锚定外部世界与内部寄存器之间那层脆弱却关键的时序耦合关系。今天，我们就剥开工具命令的外壳，直抵其底层建模本质、实现机制与工程落地的每一处毛细血管。先抛出一个常被忽略却致命的问题：为什么的值不能简单等于 PCB 走线延时？