4.1.1 建立时间检查 (Setup Check / Max Delay)

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4.1.1 建立时间检查 (Setup Check / Max Delay) 建立时间检查（Setup Check），是数字电路时序验证的基石，更是芯片流片前最后一道不可绕行的“逻辑守门人”。它不声不响，却决定着一颗芯片能否在目标频率下真正“呼吸”；它看似只比对两个时间点，背后却牵动着路径延时建模、工艺角偏差、信号完整性扰动、乃至物理版图中一根金属线走向的毫微之变。当综合工具报出“12 paths failing setup at 1 GHz”，工程师绝不能只把它当作一个待修复的警告——那是一份来自硅基世界的精确求救信号：某处寄存器的输入数据，在时钟沿到来之前，尚未稳定到足以被可靠采样的电平窗口内。