6.1.3 时钟树综合 (CTS) 阶段的 Skew 平衡与 Power 优化

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6.1.3 时钟树综合 (CTS) 阶段的 Skew 平衡与 Power 优化在数字芯片设计的浩瀚星图中，时钟树综合（Clock Tree Synthesis, CTS）从来不是一条平滑铺就的柏油路，而更像一场精密到微米级的“时间驯服术”——我们不是在布线，而是在雕刻时间本身。当信号以皮秒级精度穿越数千万晶体管，当同一时钟沿在不同寄存器间抵达的时间差被压缩至亚纳秒量级，Skew 就不再是教科书里那个冷冰冰的定义：$\text{Skew} = t{\text{arrival}}^{\text{sink}i} - t{\text{arrival}}^{\text{sink}j}$，而是一道悬在性能、功耗与良率三重悬崖之上的窄刃。它既可能让一个 3GHz 的高性能核因 1.