8.3 异构集成与先进封装下的 STA

文档摘要

8.3 异构集成与先进封装下的 STA 第八章：STA 生态系统、工具与未来趋势 8.3 异构集成与先进封装下的 STA：当时序边界从晶圆表面延展至三维空间我们曾习惯于将静态时序分析（Static Timing Analysis, STA）视作一个“平面战场”——逻辑门在单一硅基底上排兵布阵，互连线是二维平面上蜿蜒的铜线，时钟树如根系般在同一个工艺节点下分叉蔓延。路径延迟可被建模为RC网络的阶跃响应，建立/保持时间的裕量（slack）是一道清晰可测的标尺，而签核（signoff）的终点，往往停驻在某一次全芯片SPICE级反标（back-annotation）后的收敛报告上。