4.2.2 FPGA 加速：硬件描述语言 (HDL) 与 HLS

文档摘要

4.2.2 FPGA 加速：硬件描述语言 (HDL) 与 HLS 在异构计算资源管理的宏大图景中，FPGA 不是配角，而是那个沉默却掌控全局的“硬件指挥家”——它不靠摩尔定律堆砌算力，而以空间并行性重构计算范式；它不追求通用性，却在特定路径上跑出极致吞吐与确定性延迟。当我们把目光聚焦于 4.2.2 FPGA 加速：硬件描述语言（HDL）与高层次综合（HLS）这一节时，真正需要厘清的，不是“HDL 和 HLS 有什么区别”，而是：当一个算法工程师手握一段 C++ 实现的卷积核、一个信号处理团队正为 5G 基带中 2048 点 FFT 的时序收敛焦头烂额、一个边缘 AI 推理系统亟需将 ResNet-18 的 bottleneck 模块压缩进 120K LUT 的 Zynq