1.3 一颗核的诞生：从规格到上板的全流程

1.3 一颗核的诞生：从规格到上板的全流程

本节摘要：处理器设计是一条多道工序串联的长流水线：需求规格定靶子，微架构规格书定方案，RTL 编码把方案变成可仿真行为，功能仿真与形式验证查行为对错，综合与时序分析查物理可行性，最后 FPGA 原型验证在真实频率下查系统级问题。本节把全流程走一遍，说明每道工序"验证什么、卡住什么"，为后面各章提供一张工序索引图。

从一句需求说起

假设团队接到一句需求："做一颗能跑实时操作系统的控制核，成本敏感，主频够用就好。"这句话离 RTL 还很远。设计流程的第一道工序，是把它翻译成需求规格：支持哪个位宽与扩展集合、要不要内存管理单元、中断延迟上限多少、目标工艺与主频区间、面积与功耗预算。这份文档定义"靶子在哪"，后面所有工序都在验收它。

需求规格里最影响后续谈判的三个数字——目标主频、扩展集合、缓存配置——恰好对应导读里说的三场谈判。需求定得激进，后面每道工序都在为它还债；定得保守，产品又缺乏竞争力。第一章先不展开怎么定，只强调一件事：规格是所有后续返工成本的乘数，规格错一条，后面的工序错一串。

全流程工序图

每道工序在验证什么

微架构规格书是设计师的主战场：流水线分几级、冒险怎么处理、分支预测器用什么结构、缓存多大几路组相联、总线挂什么设备。这份文档写得好不好，直接决定 RTL 阶段是"翻译"还是"重新设计"。第三章到第六章讲的所有内容，本质上都在教你写这份文档。

RTL 编码阶段把方案落成硬件描述语言。开源世界里既有传统 Verilog 体系，也有用更高抽象度的硬件构造语言写的核——语言之争后面章节会提，这里只需记住：RTL 阶段的代码风格（时钟域划分、复位策略、低效编码习惯）会在综合阶段连本带利地回报或惩罚你。静态检查工具能在这一步提前抓出锁存器推断、位宽截断这类问题，成本几乎为零。

功能仿真与验证是工期最长、也最容易被低估的工序。指令级的合规测试集保证"合约条款逐条兑现"；随机约束激励模拟各种指令序列组合，专打流水线冒险、异常打断这类时序敏感场景；形式验证则对关键模块（比如除法器的边界情况）给出数学证明级的覆盖。验证的敌人不是"测不完"，而是"没想到要测"——第八章的排错复盘会展示一个真实案例。

综合与时序分析把行为变成物理可实现的东西。综合器展开门级网表，时序分析器逐条路径检查：从寄存器到寄存器的组合逻辑延迟，加上连线延迟，必须塞进目标时钟周期里。塞不进去，就是导读开篇那句行话——时序违例。解决手段无非几种：改流水线切分（把长逻辑一分为二）、降主频、换更快工艺。第八章会专门复盘一次时序违例的完整排查。

FPGA 原型验证的价值在于"真实"二字：真实频率、真实外设、真实软件栈。仿真里跑一万年也撞不出的总线仲裁竞争，上板十分钟就可能出现。原型阶段也是性能计数器数据最可信的阶段——第七章会讲怎么搭这套观测设施。

一条容易被误解的流程事实

教科书流程图给人"瀑布"的印象：需求→设计→编码→验证→流片，一路向下。实际项目是螺旋的：时序违例会把问题踢回微架构规格书，验证发现的漏洞会踢回 RTL，FPGA 上发现的系统级问题甚至会把需求规格里的中断延迟指标重新谈判。返工不是失败，是这个行业的常态；好的流程管理，本质上是让返工发生在尽量早的工序里——这正是"验证左移"这个词的全部含义。

💡 关键直觉：把七道工序想成七个过滤器，每个过滤器拦截特定类型的错误。过滤器顺序错乱（比如跳过时序分析直接上板），错误就会漏到代价最高的地方才爆发。

工期与团队的实话实说

流程图不会告诉你的是各工序的真实工期占比。以一个中等复杂度的核项目为例：RTL 编码占两成，功能验证能占到四到五成，时序与物理相关占一到两成，剩余是集成与软件适配。验证才是这条流水线上真正的工期大头——这解释了为什么第八章要用一整节讲验证方法，也解释了为什么"砍验证赶进度"的项目几乎必然在原型或流片阶段加倍还债。团队配置同理：验证工程师与设计工程师的人数比，成熟团队通常接近一比一，新团队常低估这个比例。

语言与工具的选择题。硬件描述语言在开源核世界有三条路线：传统 Verilog 体系（人才池最大、工具链最全）、更高抽象度的硬件构造语言（用软件工程手段生成硬件，参数化能力强，三代知名开源核同出此门）、以及新兴的高层综合路线（从类 C 代码生成硬件，适合算法工程师快速原型）。选语言的判断维度与选 ISA 同构：人才可得性、工具成熟度、生成代码的可控性。教学项目我建议传统体系打底（市场主流、面试硬通货），研究项目不妨上构造语言（改参数跑实验的效率高一个量级）。

仿真环境的两个档位。跟练本册不需要昂贵的商业仿真器：开源的指令集模拟器负责"行为对不对"，开源的周期级仿真框架负责"每周期对不对"，两者都能跑合规测试集。上板验证则需要一块开发板加一根调试探针——这两样是硬件学习里最值的两笔投资，本册第八章的实战全部建立在这套环境上。

常见问题快答

问：FPGA 验证通过了，流片还会出问题吗？ 会。FPGA 的时序模型、布线延迟、时钟资源与专用芯片都不同；FPGA 上一切正常、流片后暴露问题的案例集中在时钟域交互、电源完整性与工艺特定单元上。FPGA 验证解决"功能对"，签核级别的静态检查解决"芯片也能对"——两者不可互替。

问：一个人能走完七道工序吗？ 教学规模的核（不含缓存与操作系统的最小实现）可以，一学期课程就是证据。但带缓存层级、能跑通用系统的核是团队工程——分工边界通常按模块（前端、执行、访存、系统）切，验证独立成组。从一个人能做完的规模起步，是理解全流程最踏实的路径。

本节要点回顾

• 七道主工序：需求规格、微架构规格书、RTL、功能验证、综合、时序分析、原型或流片；
• 每道工序验一种东西：规格验靶子、仿真验行为、时序验物理、原型验系统；
• 规格是返工成本的乘数：最贵的错误永远最早发生；
• 流程是螺旋不是瀑布：返工常态存在，目标是让它发生在早工序；
• 本册各章与工序的对应：第3到6章服务于微架构规格书，第8章是时序与原型工序的实战篇。

路线图已经铺开。第二章开始进入第一场技术谈判：ISA 合约的具体条款，究竟如何给硬件定价。