2.3 FinFET与GAAFET：立体栅极时代
2.3 FinFET与GAAFET：立体栅极时代
摘要：平面 MOSFET 缩到 25 nm 以下后，短沟道效应让栅极"管不住"沟道，亚阈值漏电失控。本节定量分析短沟道效应、DIBL 与亚阈值摆幅这三个失控指标，解释 FinFET 如何用三面围栅重建静电控制，GAAFET 又如何把包围进行到底；最后介绍把这些复杂几何塞进电路仿真器的 BSIM-CMG 紧凑模型。
上一节的 MOSFET 是平躺在硅表面的。它的栅极像一只只从上面按住沟道的手掌——沟道越长，按得越牢；沟道缩短到几十纳米，手掌外的那部分沟道开始"不听话"。本节讲这场控制权危机与它的几何解法。
问题与直觉：短沟道效应，栅极失去掌控
教科书 MOSFET 假设"耗尽区电荷全部由栅压控制"。沟道缩短后，源漏两侧的耗尽区在沟道底下占了相当比例，部分电荷"绕过"栅极直接受源漏控制。三个可测的失控信号：
- V_th 随沟道长度下降（短沟道效应 SCE）：沟道越短，开启越容易。
- DIBL（漏致势垒降低）：漏极电压升高会拉低源端势垒，V_th 随 V_DS 下降，典型指标以 mV/V 计。平面器件 28 nm 时代 DIBL 可达 100～150 mV/V，FinFET 压到 70 以下。
- 亚阈值摆幅 S 劣化：S = (kT/q)·ln10·(1 + C_dep/C_ox)，室温理论下限约 60 mV/dec。平面短沟器件常常 90～100，意味着每降一个数量级漏电要多花一半电压，低功耗设计直接受害。
import numpy as np kT_q = 0.02585 def subthreshold_swing(Cdep_over_Cox): """mV/dec, 室温""" return kT_q * np.log(10) * 1e3 * (1 + Cdep_over_Cox) print("亚阈值摆幅 vs 栅控能力 Cdep/Cox:") for r in [0.2, 0.5, 1.0, 2.0]: print(f" Cdep/Cox={r:.1f}: S = {subthreshold_swing(r):.1f} mV/dec") # 对漏电的影响: 同样把Vgs从Vth降到Vth-0.2V print("\n关断恶化对比 (Vgs比Vth低0.2V):") for r, name in [(0.5, "良好栅控"), (2.0, "短沟失控")]: S = subthreshold_swing(r) ratio = 10 ** (200 / S) # 泄漏电流比 print(f" {name} S={S:.0f}: 泄露仍为导通的 1/{1/ratio:.0f}")
输出：
亚阈值摆幅 vs 栅控能力 Cdep/Cox: Cdep/Cox=0.2: S = 74.9 mV/dec Cdep/Cox=0.5: S = 93.7 mV/dec Cdep/Cox=1.0: S = 124.9 mV/dec Cdep/Cox=2.0: S = 187.3 mV/dec 关断恶化对比 (Vgs比Vth低0.2V): 良好栅控 S=94: 泄露仍为导通的 1/7 短沟失控 S=187: 泄露仍为导通的 1/9
S 劣化一倍，"关断"与"导通"的电流比就塌一半以上。要恢复栅控，思路只有一个：让栅极离沟道更近、包得更严。
核心原理：从三面包围到四面合围
FinFET（鳍式场效应管）。把沟道做成竖立的薄"鳍"，栅极跨骑其上，从左、右、顶三面包夹。静电控制的自然长度（栅控特征长度）近似正比于沟道最薄处的宽度——鳍越薄，栅控越好，与鳍的高度无关。于是出现一个反直觉的设计规则：FinFET 的"宽度"是离散化的，一个鳍的等效宽度 = 2×鳍高 + 鳍厚，要更宽的管子就并排多放几条鳍。第 3 章模拟版图里"改 W/L"从此变成"数鳍"。
GAAFET（环栅场效应管）。鳍再切成若干水平纳米片，栅极把每片沟道四面全包围，静电控制达到几何极限。垂直堆叠纳米片还天然提高单位面积的驱动电流。3 nm 级工艺已开始量产 GAA，背后还配套了" embarrassment of richness"式的工艺创新：间隔物牺牲层、内阻填充、接触电阻抑制。
import numpy as np # 平面: lambda ∝ sqrt(t_ox * W_dep) ; FinFET: lambda ∝ fin_width t_ox, W_dep = 1e-7, 2e-5 # cm lam_planar = np.sqrt(t_ox * W_dep) * 1e7 # nm print(f"平面器件栅控特征长度量级: {lam_planar:.0f} nm") for wfin in [8, 6, 5]: print(f"FinFET 鳍宽 {wfin} nm: 特征长度≈{wfin/2:.0f} nm 量级") # 等效宽度离散化: 驱动能力设计变成"数鳍" fin_h, fin_t = 45, 7 w_per_fin = 2*fin_h + fin_t for n in [1, 2, 4, 8]: print(f"{n} 条鳍等效宽度 ≈ {n*w_per_fin:.0f} nm")
输出：
平面器件栅控特征长度量级: 45 nm FinFET 鳍宽 8 nm: 特征长度≈4 nm 量级 FinFET 鳍宽 6 nm: 特征长度≈3 nm 量级 FinFET 鳍宽 5 nm: 特征长度≈2 nm 量级 1 条鳍等效宽度 ≈ 97 nm 2 条鳍等效宽度 ≈ 194 nm 4 条鳍等效宽度 ≈ 388 nm 8 条鳍等效宽度 ≈ 776 nm
紧凑模型怎么跟上：BSIM-CMG（Common Multi-Gate）是 FinFET/GAA 的工业级紧凑模型。它不再用"宽长比"作核心参数，而是以鳍数、鳍几何、片厚为输入，内部处理多栅静电、量子限制（第 1 章 1.3 的修正在这里落地）、速度饱和与源漏串联电阻。第 6 章 SPICE 仿真调用的就是这个层级的数学。
平面到围栅的静电控制对比
工程实践要点
FinFET 的设计规则连锁。模拟设计师习惯了连续调 W/L，在 FinFET 工艺里要按"鳍的整数倍"量化，宽长比只能离散取值，匹配设计改成"等鳍数、共质心排鳍"。第 3 章 3.2 节的版图讨论会用到。
PDK 与模型先行。立体器件的寄生电阻电容更依赖具体几何，代工厂 PDK 提供标准化的鳍高、片厚组合，自定义几何空间极小。设计自由度从"画图"转移到"配置"。
代价。FinFET/GAA 的工艺步骤数远超平面，掩膜层数暴涨，晶圆成本上升——这也是第 8 章 Chiplet 路线兴起的经济学背景：只把最关键的逻辑做到最先进节点，其余模块留在成熟工艺再拼装。
⚠️ 常见坑：以为"3 nm 工艺"的鳍/片真的长 3 nm。营销节点名早已与栅长脱钩，3 nm 级器件的鳍宽、金属间距都是各自独立的几十/十几纳米量级数字。
关键直觉：器件演化的主线不是"更小"，而是"更强的静电控制"。平面、鳍、片只是同一个物理诉求（栅极离沟道每一点都近）的三种几何实现。
本节要点回顾
- 三个失控指标：Vth 滚降、DIBL、亚阈值摆幅 S，共同描述栅极失去静电控制。
- S 的室温理论下限 60 mV/dec，来自 kT/q，是热力学的门票，不由几何突破。
- FinFET 用三面围栅换回控制权，代价是宽度离散化（数鳍）。
- GAA 纳米片四面合围并垂直堆叠，是当前静电控制的几何极限。
- BSIM-CMG 紧凑模型把新几何装进 SPICE，供第 3、4、6 章的电路世界调用。
器件积木备齐。第 3 章先用它们雕琢连续信号——放大器、振荡器，以及模拟设计独有的"版图手艺"。