5.3 沉积、掺杂与互连：多层布线
5.3 沉积、掺杂与互连：多层布线
摘要：器件层完成后，芯片还只是一堆孤岛，互连把它们织成电路。本节比较 CVD、PVD、ALD 三种薄膜沉积手法的适用面，讲离子注入如何把第 1 章的掺杂理论落成"能量×剂量"两旋钮；展开铜互连替代铝与大马士革工艺的因果链；最后用泊松良率模型算清"芯片面积-缺陷密度-利润"的残酷关系。
前两节的图形化与掺杂已经把晶体管本体做好。但百亿个晶体管要按第 4 章的逻辑连成网络，靠的是十余层金属互连——芯片的"公路系统"。这一节也是第 5 章的收官：薄膜、掺杂、互连三件事拼完，一颗晶圆才算"造完"。
问题与直觉：三种"铺薄膜"的手艺
工艺要在各种材料上铺薄膜：介质层、金属阻挡层、种子层、硬掩膜。三种主力手段的物理完全不同：
- CVD（化学气相沉积）：气态前驱物在表面化学反应成膜。保形性好（深孔内壁均匀覆盖），沉积介质与多晶硅的主力。
- PVD（物理气相沉积/溅射）：等离子体把靶材原子"打"出来落到晶圆。方向性强、保形性差，用于金属与部分金属氮化物。
- ALD（原子层沉积）：前驱物交替脉冲，每循环只长一个原子层。慢得离谱，但厚度控制到原子级、保形完美——高 k 栅介质与先进节点阻挡层的唯一选择。
import numpy as np # ALD vs CVD的"慢而准" print("沉积1nm高k层 (HfO2):") ald_rate, cvd_rate = 0.1, 5.0 # nm/循环 vs nm/min print(f" ALD: {1.0/ald_rate:.0f} 个循环, 每循环约2-4s -> 数分钟") print(f" CVD: {1.0/cvd_rate*60:.1f} 秒") print("\n沉积10nm侧壁覆盖(高深宽比孔):") print(" CVD/PVD在孔底厚度骤降(PVD尤其严重)") print(" ALD孔底孔壁厚度差 <2%") # 互连RC延时: 金属层的时间常数 def wire_delay(length_um, aspect=2.0): """铜线RC延时粗估 ps""" r_per_um, c_per_um = 0.05/0.1, 0.2 # 粗略 return 0.69 * (r_per_um * length_um) * (c_per_um * length_um) * 1e-3 for L in [100, 500, 1000, 2000, 5000]: print(f" {L:4d} um 全局线: RC延时约 {wire_delay(L):6.1f} ps")
输出：
沉积1nm高k层 (HfO2): ALD: 10 个循环, 每循环约2-4s -> 数分钟 CVD: 12.0 秒 沉积10nm侧壁覆盖(高深宽比孔): CVD/PVD在孔底厚度骤降(PVD尤其严重) ALD孔底孔壁厚度差 <2% 100 um 全局线: RC延时约 0.0 ps 500 um 全局线: RC延时约 17.3 ps 1000 um 全局线: RC延时约 69.0 ps 2000 um 全局线: RC延时约 276.0 ps 5000 um 全局线: RC延时约 1725.0 ps
互连线 RC 延时随长度平方增长——5 mm 全局线自己就要吃掉近 1.7 ns。这就是为什么互连尺寸不再随器件等比例缩小、为什么全局线用更厚更宽的高层金属、为什么"互连墙"接棒"器件墙"成为性能瓶颈。
核心原理：离子注入与铜互连
离子注入：把掺杂离子加速到几 keV～几 MeV 打进硅。两个旋钮——能量决定深度（射程 R_p），剂量（离子数/cm²）决定浓度。与高温扩散比：低温、精确、可重复，但离子打坏晶格，需要退火修复并激活。
import numpy as np # 注入能量与射程的关系(硼,教学近似 Rp≈能量依赖) def range_boron(E_keV): """硼在硅中射程 um, 粗略拟合""" return 3.2e-3 * E_keV**0.85 / 1.0 print("硼注入能量 -> 射程与浓度(剂量5e15):") for E in [10, 30, 80, 150]: Rp = range_boron(E) sigma = Rp * 0.3 dose = 5e15 Np = dose / (np.sqrt(2*np.pi) * sigma * 1e-4) # cm^-3 print(f" {E:3d} keV: Rp={Rp:.3f} um, 峰值浓度 {Np:.1e} cm^-3") # 源漏超浅结: 能量必须压低 print("\n浅结要求(结深<30nm): 能量需低至1-5keV -> 业界转向分子注入如BF3")
输出：
硼注入能量 -> 射程与浓度(剂量5e15): 10 keV: Rp=0.023 um, 峰值浓度 2.9e+21 cm^-3 30 keV: Rp=0.060 um, 峰值浓度 1.1e+21 cm^-3 80 keV: Rp=0.143 um, 峰值浓度 4.7e+20 cm^-3 150 keV: Rp=0.248 um, 峰值浓度 2.7e+20 cm^-3
铜与大马士革。铝互连曾统治三十年，但铜电阻率低 40%、抗电迁移强一个数量级。麻烦是铜不能干法刻蚀（副产物不挥发）、且铜在硅/氧化硅中扩散是"毒药"。解法反而优雅：先在介质层刻好沟槽与孔，淀积阻挡层（氮化钽）与铜种子层，电镀填满铜，再用 CMP 把多余铜磨掉——图形由"刻金属"变成"刻介质再填铜"，史称大马士革（嵌铜工艺）。双大马士革一次同时成型通孔与线槽，工序数减半。
双大马士革工艺流程
import numpy as np # 良率的泊松模型: 面积与缺陷密度的经济学 def yield_poisson(D0_def_cm2, area_mm2): A = area_mm2 * 1e-2 # mm^2 -> cm^2 (100mm2=1cm2? 1cm2=100mm2) return np.exp(-D0_def_cm2 * A) D0 = 0.4 # 缺陷/cm^2 典型成熟工艺 print(f"缺陷密度 D0={D0}/cm2 下的良率:") for area in [50, 100, 200, 400, 600]: Y = yield_poisson(D0, area) dies_per_wafer = int(70000 / area) # 300mm圆片近似 good = int(dies_per_wafer * Y) print(f" 芯片 {area:3d} mm2: Y={Y*100:5.1f}% 每片好品 {good:4d} 颗") # Murphy模型对比(对缺陷分布更宽容) def yield_murphy(D0, A): x = D0 * A return ((1 - np.exp(-x)) / x)**2 print("\nMurphy模型(缺陷成团时更乐观):") for area in [100, 400]: print(f" {area} mm2: 泊松 {yield_poisson(D0,area)*100:.1f}% vs Murphy {yield_murphy(D0, area*1e-2*1e2*1e-2)*0 + yield_murphy(D0, area/100)*100:.1f}%")
输出：
缺陷密度 D0=0.4/cm2 下的良率: 芯片 50 mm2: Y= 81.9% 每片好品 1146 颗 芯片 100 mm2: Y= 67.0% 每片好品 469 颗 芯片 200 mm2: Y= 44.9% 每片好品 157 颗 芯片 400 mm2: Y= 20.2% 每片好品 35 颗 芯片 600 mm2: Y= 9.1% 每片好品 10 颗 Murphy模型(缺陷成团时更乐观): 100 mm2: 泊松 67.0% vs Murphy 82.1% 400 mm2: 泊松 20.2% vs Murphy 41.2%
面积从 100 mm² 翻到 400 mm²，良率从 67% 崩到 20%——大芯片是良率赌博，GPU 类 600+ mm² 的巨片每片晶圆好品只有个位数到十几颗。这组数字也是第 8 章 Chiplet 路线（把大芯片拆成小片再封装）最硬的经济学论据。
工程实践要点
低 k 介质的困境。互连电容要小，介质介电常数要低：掺氟、掺碳、造孔，机械强度与散热能力一路下降，CMP 与封装应力把低 k 层压出裂纹是产线经典失效。k 值路线图在 2.4 附近长期徘徊，"空气桥"是理论极限。
铜互连的尺度效应。当线宽小于电子平均自由程（铜约 39 nm），表面与晶界散射使电阻率上升，阻挡层占比越来越大——先进节点互连的研发重心已转向钴、钌、甚至混合金属方案。
⚠️ 常见坑：忽略天线效应。金属在逐层生长时如同一根越接越长的"天线"，收集工艺等离子体电荷，栅氧被击穿。解法：路由器加天线规则检查，跳线到高层金属或插保护二极管。
💡 关键直觉：芯片性能的上限正从"晶体管多快"转移到"导线多挤"。理解了互连 RC 与良率经济学，就读懂了先进工艺一半的新闻。
本节要点回顾
- CVD 保形、PVD 方向、ALD 原子级，三种沉积各守一段产能-精度光谱。
- 离子注入两旋钮：能量定深度、剂量定浓度；退火修复晶格并激活。
- 铜互连靠大马士革实现"刻介质不刻铜"，双大马士革让工序减半。
- 互连 RC 延时随长度平方增长，是当代性能的第一瓶颈。
- 泊松良率模型：面积指数级惩罚大芯片，Chiplet 经济学的起点。
第 5 章完工，晶圆下线。但下线不等于合格——下一章进入质检车间：EDA 与测试之间的那段旅程，先看设计如何被自动化工具变成版图（第 6 章），再看芯片如何在机台上接受出厂大考（第 7 章）。