本节摘要:SOURCE 2.3:GND 是高频电流的镜像约束面;分割、开槽与 moat 设计决定共模路径。
数字地分割后,ADC 模拟地 若单点连接位置不当,数字回流穿越 analog 区,FFT 出现 CPU 时钟杂散。整改:星形单点、ADC 下方完整地、走线不跨分割。
这个案例说明「地」在原理图上是符号,在 PCB 上是物理铜箔与电流路径。原理图里 AGND/DGND 画两个符号,Layout 里若被割成两块铜且单点桥接位置选在 ADC 焊盘附近,那么数字区的所有回流电流都会集中在桥接点,在 ADC 参考地脚下产生 mV 级瞬态电位差——ADC 的 FFT 里便出现 CPU 时钟及其谐波杂散。真正有效的做法是:模拟敏感区用完整地平面(不做物理分割),把「模拟/数字隔离」转化为布局分区 + 屏蔽围栏,而非在平面上开槽。
| 策略 | 适用 | 风险 |
|---|---|---|
| 统一地 | 数字为主、速率中等 | 模拟敏感区需局部屏蔽 |
| 分割+单点 | 混合信号、RF | 单点位置错误 → 共模 |
| 岛地 | 仅极低频 analog | 高频无镜像,辐射增 |
判断该不该分割的关键问题是:是否真的需要隔离不同电位的直流电平(如隔离电源的浮地)?绝大多数板卡不需要。只要所有电路共享同一个 0 V 参考,就应当优先使用统一完整地平面,用「分区布线与局部屏蔽」代替「物理切割」。物理切割只有在以下场景才合理:
一旦选择了分割,就必须配套单点连接策略与缝合过孔方案,且单点桥接位置必须选在「回流不穿越敏感区」的几何点上——通常选在混合信号器件正下方,让模拟与数字回流在芯片处自然汇合。
地平面开槽(如 PCIe 走线 moat)两侧须 每 λ/20 或按厂商指南密度布 stitching via,否则槽成为 slot 天线。SOURCE:100 MHz 槽长 5 cm 即可显著辐射。
缝合过孔的实际作用是:为跨槽回流提供低阻抗通道。槽两侧的地被切开,回流必须绕行,绕行环路就成为一个环天线。缝合过孔把两侧地短接,等效于缩短绕行距离。间距估算用「槽成为有效辐射器」的判据:槽的最大尺寸应小于 λ/20,对应的缝合过孔间距同样应 ≤ λ/20。
# 缝合过孔间距估算:槽长最大 λ/20 def stitch_spacing(freq_mhz: float, vf: float = 0.6) -> float: """给定频率与介电速度因子,返回 λ/20 间距,单位 mm""" c_mm = 299.79e6 # 光速 mm/s lam = c_mm / (freq_mhz * 1e6) * vf # 板内波长 return lam / 20 for f in [100, 300, 1000, 2400, 5000]: print(f"{f:>5} MHz → 缝合间距 ≤ {stitch_spacing(f):6.2f} mm") # 结果解读: # 100 MHz → 9.0 mm;1 GHz → 0.90 mm;2.4 GHz → 0.37 mm # 结论:GHz 级信号的 moat/开槽两侧,缝合过孔须非常密集
实际工程中,除 λ/20 判据外还有两条经验规则:一是过孔间距不超过槽深的 3 倍;二是沿高速信号跨越槽的投影区域加密缝合,间距通常取 0.5–1.0 mm。把缝合过孔当作普通过孔看待而不计入叠层与焊盘规则,是常见失误。

| 频率 | λ/20 间距 | 典型场景 | 工程做法 |
|---|---|---|---|
| 30 MHz | 30 mm | 低速接口 | 稀疏缝合即可 |
| 100 MHz | 9 mm | 时钟/总线 | 均匀缝合 |
| 500 MHz | 1.8 mm | DDR 时钟 | 加密缝合 |
| 2.4 GHz | 0.37 mm | WiFi/高速差分 | 极密,沿边连续 |
原理图符号不自动等于 PCB 铜——须在 Layout 明确 是否同一铜箔、单点连接点坐标。
工程实践上的约定:
评审地架构时的三条核查项:
⚠️ 常见坑:为了「干净」把地割碎,却迫使高速回流绕行。
💡 关键直觉:高频下 GND = 回流路径,不是 0 V 标签。