2.2 多层板典型布层方案

2.2 多层板典型布层方案

本节摘要：SOURCE 2.2 对照 4/6/8/10 层消费类、工业、服务器板的典型 Stackup 与适用边界。

故障场景：4 层板跑 USB3 传导 CE 失败

4 层 SIG-GND-PWR-SIG 若两信号层无地隔离，USB 5 GHz 谐波易串扰并辐射。升级 6 层 SIG-GND-SIG-PWR-GND-SIG 后，每高速线紧邻地，CE 余量改善 6 dB（SOURCE 类案例）。

该案例的细节值得展开：4 层板顶层跑 USB3 差分对，其回流参考是 L2 GND，但差分对下方的 L2 恰好被一路 5 V 电源走线开槽；回流被迫绕行约 15 mm，等效环路电感骤增。整改时若只在软件侧收窄摆幅，CE 仍差 2 dB——最终是换 6 层板、差分对获得连续参考平面后彻底解决。结论：布层方案不是「层越多越好」，而是「每条高速线的参考平面要连续、紧邻、专属」。

一、典型方案对照

二、6 层板典型层叠分配（推荐模板）

6 层是消费电子与工业控制的主流折中。以下为一种经大量量产验证的分配，兼顾 SI、PI 与 EMC：

关键设计点：L2 与 L5 两个地平面之间通过 L4 PWR 隔离，三层构成「GND-PWR-GND」平行板结构，提供 100 MHz–1 GHz 的低阻抗平面电容；L1 与 L6 上的高速线各自拥有专属参考面，避免跨层跳转。层间介质（半固化片）厚度建议控制在 3.5–4.5 mil，以压缩环路面积并维持 50 Ω 阻抗的合理线宽（7–8 mil）。

三、8 层与 10 层扩展要点

8 层板在 6 层基础上增加两层信号，常见序列为 S-G-S-P-G-S-P-S（L3 参考 L2，L4 参考 L5，对称性好）。其优势是提供两组「信号-地」紧邻对，适合 DDR 与 PCIe 并存。10 层板则进一步分离模拟与数字地层、增加电源对，适合多电压域的服务器/基站。

选择层数时需回答三个问题：

1. 有多少条高速信号需要「专属参考平面」？——每条高速层都需要至少一侧是连续平面；
2. 有多少个电源域需要「平面供电」？——每个主要电源域最好有自己的 PWR 层或大面积铺铜；
3. 工艺与成本是否允许？——8 层以上需激光盲埋孔时，成本上升明显。

四、层叠与 EMC 测试项目的对应关系

不同层叠质量会直接映射到标准测试中的不同失败模式。了解「哪个测试项目最能暴露叠层问题」，可以在预测试阶段有的放矢：

这条对应表同时提醒：叠层缺陷的代价是跨测试项的系统性失败，而非单一频点问题。一块层序混乱的板，往往同时栽在 RE、CE 与 ESD 三个项目上，整改时顾此失彼。

四、阻抗核对与线宽规则

叠层定稿后，必须把阻抗要求翻译为线宽规则（width/space），并与板厂工艺窗口核对：

import math

def microstrip_z0(w_mil, h_mil, t_mil, er):
    """微带线阻抗近似"""
    return (87 / math.sqrt(er + 1.41)) * math.log(5.98 * h_mil / (0.8 * w_mil + t_mil))

def stripline_z0(w_mil, h_mil, t_mil, er):
    """对称带状线近似，h 为单侧介质厚度"""
    return (60 / math.sqrt(er)) * math.log(4 * h_mil / (0.67 * (0.8 * w_mil + t_mil)))

# 6 层板实例：L1 微带线 H=4.2 mil，T=1.2 mil，FR4 er=4.3
print("L1 微带线(目标50Ω):")
for w in [7.0, 7.5, 8.0, 8.5]:
    print(f"  宽 {w:.1f} mil → {microstrip_z0(w, 4.2, 1.2, 4.3):6.1f} Ω")

# 内层带状线（L3/L4 之间）：H=4.0 mil
print("内层带状线(目标50Ω):")
for w in [4.0, 4.5, 5.0]:
    print(f"  宽 {w:.1f} mil → {stripline_z0(w, 4.0, 0.7, 4.3):6.1f} Ω")
​

线宽线距规则的常见基线（消费电子）：单端 50 Ω 用「叠层反推线宽」；差分 90 Ω 通常线宽 4.5–5.0 mil、间距 7–8 mil（紧耦合）；差分 100 Ω 类似。低于 3.5 mil 的线宽在普通化学蚀刻工艺下阻抗一致性变差，须升级工艺或放宽目标。

五、20-H 与 3W 规则的位置

SOURCE 经验时代产物：20-H（电源平面内缩 20H 防边缘辐射）、3W（线间距 ≥3 倍线宽降串扰）——在 modern Stackup 中仍作 初筛，不能替代仿真。

20-H 的物理依据是边缘场内收：电源平面比地平面内缩 20 倍介质厚度，可把边缘辐射缝的场强显著降低。但现代密集布线使 PWR 平面难以整体内缩，实践上常退化为「对射频敏感区局部内缩 + 边缘地环」。3W 规则对微带线串扰是有效初筛，对带状线可放宽到 2.5W 左右，但仍须以仿真耦合曲线为准。

⚠️ 常见坑：盲目上 10 层却省掉相邻地——层数多不等于 EMC 好。

💡 关键直觉：选 Stackup 先问「每条高速线的回流在哪一层」。

六、差分阻抗与选型落地

高速接口通常要求差分阻抗 85/90/100 Ω，其实现依赖线宽与线距的配合。差分对采用紧耦合时，场主要集中在两线之间，对外辐射与串扰都更小——这对 EMC 是加分项；但紧耦合也会使线宽变窄，逼近工艺极限：

def diff_z0(w_mil, s_mil, h_mil, t_mil, er, k=0.6):
    """差分阻抗粗略估算：单端×2×(1-耦合因子 k)，k 依赖 s/w"""
    z_single = (87 / math.sqrt(er + 1.41)) * math.log(5.98 * h_mil / (0.8 * w_mil + t_mil))
    return 2 * z_single * (1 - k)

# 目标 100Ω 差分（USB3 / 千兆 ETH 常见）
for w, s in [(4.5, 7), (5.0, 8), (5.5, 9), (6.0, 10)]:
    k = 0.55 if (s / w) < 2.0 else 0.45
    print(f"W={w:.1f} S={s:.0f} mil → 差分 ≈ {diff_z0(w, s, 4.2, 1.2, 4.3, k):5.1f} Ω")
​

实际板厂会依据场解算出的精确值调整，设计方只需给出「目标阻抗 + 线宽范围」并要求厂方回填叠层；但评审时必须确认差分对全程参考同一完整平面，且与其他信号间距满足 3W 级隔离。差分信号的优势只有「对称」才成立：任何长度/相位失配都会产生共模分量，直接转化为辐射源。

本章回顾

• 6 层是 USB/DDR 入门常用折中，模板为 S-G-S-P-G-S；
• 高速层必须 answer「参考平面是哪一层」——评审时逐条核对；
• 20-H/3W 是启发式，不是签核依据；
• 阻抗由「线宽-介质-铜厚」三元决定，定稿前用公式与板厂窗口双向核对。