1.1 短沟道效应：摩尔定律的第一张罚单
1.1 短沟道效应：摩尔定律的第一张罚单
短沟道效应（SCE）指沟道长度缩短到可与耗尽区宽度相比时，阈值电压不再由栅压单独决定、而是被源漏电场"分走话语权"的现象。 它是平面 MOSFET 微缩路上第一张真正意义上的物理罚单：在此之前的所有缩小的困难都可以靠工艺精度解决，而它不行。
从一条产线异常说起
把时间拨回到 2007 年前后某代工厂的 45 纳米试产阶段。测试工程师发现一批晶圆的待机电流超标，超标区域在晶圆上呈同心圆分布——边缘芯片漏电比中心高出近三倍。工艺团队排查了栅介质厚度、掺杂注入剂量、退火温度，全部在规格内。最后做沟道长度统计时真相才浮出水面：边缘区域的光刻邻近效应让实际栅长比中心短了约 4 纳米，而就是这 4 纳米，让阈值电压掉了将近 100 毫伏。
这个案例的教训在于：沟道长度缩短本身，会放大一切工艺波动。 在长沟道时代，栅长差几纳米无关痛痒，阈值电压基本只由栅介质电容和沟道掺杂决定；一旦沟道进入亚 50 纳米，栅长每缩 1 纳米，阈值电压就开始以毫伏乃至十毫伏的量级往下掉。设计手册里那条"阈值电压是器件参数"的假设，悄悄失效了。
要理解这种失控，得回到电荷的视角重新看一遍 MOSFET。
病根：电荷分享
教科书里阈值电压的推导有一个隐含前提：沟道足够长，源极和漏极的耗尽区只占沟道的一小部分，耗尽区电荷几乎全部"归属"栅极，由栅极电场独自控制。阈值电压表达式里的耗尽区电荷项就是按这个假设算的。
沟道缩短时，源漏两侧的耗尽区（每个大约十几到几十纳米宽）开始在沟道下方"会师"。这部分区域的电离施主电荷，物理上离源漏结更近，电场线自然有相当一部分终止在源漏电极上，而不是栅极上。换句话说，栅极原本要独自扛起的耗尽区电荷，现在被源漏"分走"了一块——这就是电荷分享（charge sharing）。栅极要控制的净电荷变少了，把它拉到反型所需的电压自然也变低了，于是阈值电压随沟道缩短而下降，曲线画出来像滑雪下坡，业界叫它 Vth roll-off。
问题不止于此。漏极接正电压时，漏端耗尽区进一步展宽，电荷分享加剧，阈值电压再降一截——同一个器件，低漏压和高漏压下测出的阈值电压不一样，差值除以漏压变化量，就是后面反复出现的 DIBL 系数（详见 1.2 节）。短沟道效应不是一个孤立的"效应"，而是一组相互纠缠的静电学症状的共同根源。
平面 MOSFET 的静电困境
图 1-1 平面器件中漏极电场对沟道的渗透路径
图 1-1 把这场控制权之争画了出来：栅极的电场只能从一个方向压进沟道，而漏极的电场有三条路径渗透到源端——表面、沟道中部、衬底深处。沟道越长，漏极电场要"走"得越远，衰减越多，源端势垒安然无恙；沟道一短，三条路径全部缩短，源端的势垒高度开始被漏压遥控。开关的"关"，从此不再是栅极说了算。
给直觉装上公式：自然特征长度
电荷分享的图像解释了"为什么会失控"，工程上还需要一个"什么时候失控"的判据。业界通用的标尺是自然特征长度（natural scale length），一维近似下可以写成：
其中 tox 是栅介质厚度，tdep 是耗尽区宽度，两个介电常数分别属于硅和栅介质。λ 的物理含义是：沟道电势沿源漏方向的变化，会被栅极"拉直"的有效范围。经验法则是：栅长缩到 5λ 以下，短沟道效应开始明显；缩到 3λ 以下，器件基本不可用。
平面器件的困境在这个公式里一览无遗：tox 已经薄到 1.2 纳米附近，再薄下去栅极隧穿漏电就要爆表（高K介质能缓解介电常数这一项，详见 1.3 节）；tdep 由沟道掺杂决定，掺杂加浓可以压薄耗尽区，但代价是迁移率下降、阈值电压升高、随机掺杂涨落加剧。把 45 纳米节点的典型参数代进去，λ 大约 8 到 10 纳米——栅长做到 25 纳米时已是 2.5λ 到 3λ 的死亡区间。平面结构的解空间，在公式层面就被封死了。
对比着看 FinFET 的解法：把沟道做成宽 Wfin 的薄鳍、让栅极从两侧夹住，特征长度近似变成：
注意两处变化：耗尽区宽度那一项被鳍宽 Wfin 替代——它成了设计者手里一个全新的、可以缩到 5 到 8 纳米的旋钮；分母多了个 2，对应两个侧面栅极的同时施力。代入 Wfin=8 纳米、tox=1 纳米，λfin 约 2 到 3 纳米，同样的 25 纳米栅长立刻回到 8λ 以上的舒适区。第 2 章会把这套静电学完整展开，这里先记住结论：**立体结构不是把平面器件"加高"，而是把特征长度公式里的变量换掉了。**
亲手算一笔账：roll-off 的代价
光有定性结论不够，下面用一段脚本把"沟道缩短 → 阈值滚落 → 功耗补偿"的因果链量化。模型用的是简化的指数衰减近似，系数取自公开文献里 32 纳米平面工艺的量级，重点看趋势而非精确值：
import numpy as np # 阈值滚落的指数近似：ΔVth(L) = -A * exp(-L/L0) # A、L0 由工艺决定，此处取 32nm 平面工艺典型量级 A, L0 = 0.32, 22.0 # V, nm L = np.linspace(60, 16, 45) # 栅长扫描范围 dvth = -A * np.exp(-L / L0) vdd_comp = np.maximum(0.0, -dvth) # 为维持 Ion 需抬升的电压 p_penalty = (1 + vdd_comp / 0.9) ** 2 - 1 # 相对 0.9V 基准的功耗增幅 for Lg, dv, pp in zip(L[::8], dvth[::8], p_penalty[::8]): print(f"栅长 {Lg:4.0f} nm | ΔVth {dv*1000:+5.0f} mV | 动态功耗增幅 {pp*100:+5.0f}%")
跑出来的趋势是：栅长从 60 纳米缩到 32 纳米，阈值只掉十几毫伏，几乎无感；跨过 26 纳米后曲线开始陡降，22 纳米处约 -80 毫伏，16 纳米处超过 -180 毫伏。对应的动态功耗增幅（假设用抬电压的方式补回驱动电流）在 22 纳米处约两成，16 纳米处逼近七成——还没算静态漏电，功耗预算先被吃掉一大块。 这就是"罚单"的含义：缩短沟道换来的速度收益，有一部分必须加价赎回。
更麻烦的是良率敏感度。假设沟道长度存在 ±2 纳米的生产波动，在 60 纳米栅长上它只引起 ±3 毫伏的阈值散布；放到 22 纳米栅长上，同样的波动放大成 ±25 毫伏以上，再叠加掺杂涨落与线边缘粗糙度（详见 1.2 节），十亿颗晶体管的阈值分布宽到 SRAM 无法稳定工作。产线那批同心圆分布的超标晶圆，本质上就是这张罚单的实体化。
平面结构的最后一搏与失败
在转向立体结构之前，平面工艺其实打过三针强心剂，值得逐一看它们为什么只能续命：
| 补丁手段 | 做法 | 缓解了什么 | 为什么治不了本 |
|---|---|---|---|
| 超浅结 | 源漏注入后用低能退火，结深压到 15 纳米级 | 削弱电荷分享，λ 略缩 | 结深再浅也有下限，且浅结抬高串联电阻 |
| 高K金属栅 | 用 HfO2 类介质替换 SiO2，等效氧化层更薄而物理更厚 | 栅控电容提升，隧穿漏电受控 | 只优化了 λ 公式里的 tox 项，其余两项动不了 |
| 沟道掺杂工程 | 局部逆掺杂、口袋注入 | 抑制穿通、修平 roll-off | 掺杂越复杂，随机涨落越严重，变异墙更高 |
三针下去，平面结构撑到了 32/28 纳米，但公式里能动的项已经全部用尽。2003 年 IEDM 会议上多篇论文给出同一个判断：单栅平面器件的静电极限就在眼前，除非栅极能从沟道的多个方向同时施力。方向已经指明，剩下的争论只是"怎么立、立多高、怎么造"——这正是 1.3 节的故事。
本节要点回顾
- 短沟道效应的病根是电荷分享：源漏耗尽区侵占比重上升，栅极要控制的净电荷变少，阈值电压随沟长缩短而滚落。
- 栅极与漏极的控制权之争是不对称的：平面结构里栅极只有一个施力面，漏极电场有三条渗透路径，沟道一短，天平必然倾斜。
- 自然特征长度是工程判据：栅长低于约 5λ 时短沟道效应显现；平面器件的 λ 被 tox 与耗尽区宽度锁死在 8–10 纳米，难以再缩。
- FinFET 换掉了公式里的变量：用鳍宽替代耗尽区宽度、双栅施力再除以 2，特征长度压到 2–3 纳米，同样的栅长重新回到安全区。
- 罚单有两张：一张是性能（阈值掉了要抬电压补回，动态功耗上涨），一张是良率（工艺波动对阈值的放大系数随沟长缩短而陡增）。
- 平面补丁全部失败在同一个点：超浅结、高K栅、掺杂工程都只是优化 λ 公式中的个别项，改变不了"栅极只有一个面"这个几何前提。
下一节把镜头从单个器件拉到整颗芯片：短沟道效应引爆的漏电、功耗、变异三堵墙，如何让"继续微缩平面器件"从工程难题变成不可能任务。