5.1 基本控制语句

文档摘要

5.1 基本控制语句在数字电路设计的宏大叙事中，Verilog 并非一门“编程语言”——它是一套时序逻辑的语法契约，一种将人类对硬件行为的直觉性构想，翻译为硅基世界可执行物理约束的精密符号系统。当我们站在“5. 过程语句与控制结构”这一承上启下的战略节点回望，前序章节所构筑的模块骨架、端口契约、数据类型与连续赋值，皆属静态结构之域；而自此章起，我们正式踏入动态行为建模的核心腹地：这里没有函数调用栈，没有运行时内存分配，没有垃圾回收机制——有的，是时钟边沿上精确到皮秒的信号跃变、是复位脉冲触发的确定性状态重置、是在综合器眼中被映射为多路选择器或状态机编码的条件分支、是在仿真器内部被展开为时间步进序列的循环迭代。