5.1.1 if-else、case（casez、casex）与优先级

文档摘要

5.1.1 if-else、case（casez、casex）与优先级在数字电路设计的世界里，控制流从来不是抽象的语法糖，而是硅片上真实存在的物理路径选择——是信号在时钟边沿到来前，必须完成的一次“抉择”。当我们写下，我们并非在描述一段软件逻辑；而是在指挥综合工具，在FPGA的LUT中构建一个2选1多路器（MUX），在ASIC的标准单元库中例化一个带使能的传输门结构，甚至在时序关键路径上决定是否引入一级寄存器级联来平衡延迟。控制语句的本质，是硬件资源的显式契约，是时序、面积与功耗三重约束下的精密权衡。本节聚焦于Verilog/SystemVerilog中最基础却最易被轻视的控制结构：、、与。