6.1 事件与敏感列表

文档摘要

6.1 事件与敏感列表在数字电路设计的宏大叙事中，时序控制从来不是一句轻描淡写的“等一个时钟沿”所能概括的。它是一场精密编排的时空协奏——信号在时间轴上起舞，事件在逻辑域中落槌，而敏感列表，则是这场协奏曲的乐谱标记：它不产生节奏，却定义何时倾听；它不驱动变化，却裁定何者值得响应。当我们站在Verilog语言架构的制高点回望，“6.1 事件与敏感列表”绝非语法糖衣下的琐碎细节，而是横亘于行为建模与硬件实现之间最幽微、也最坚固的一道逻辑界碑。它既是仿真器调度引擎的指令集，亦是综合工具映射寄存器传输级（RTL）结构的原始契约；既承载着数字系统对“因果性”的哲学承诺，也暴露出抽象层级间不可回避的语义张力。要真正理解这一节，我们必须首先放下一种根深蒂固的错觉：以为只是“当上升沿到来时执行一次”。