9.1 可综合性规则（synthesizable code）

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9.1 可综合性规则（synthesizable code） 9.1 可综合性规则（Synthesizable Code）：数字电路从思想到硅片的理性契约在数字系统设计的宏大叙事中，Verilog 并非一门“通用编程语言”，而是一份精密的工程契约——它横亘于人类逻辑思维与物理硅基世界之间，一边承载着设计者对时序、功能与结构的全部构想，另一边则必须无歧义地映射为晶体管级的互连、触发器阵列与组合路径。这份契约的效力，不取决于语法的华丽或表达的自由，而系于一个冷峻却不可妥协的核心条款：可综合性（Synthesizability）。它不是风格偏好，不是编码习惯，更不是工具链的临时限制；