9.1.1 禁止的结构（delay、real类型在RTL）

文档摘要

9.1.1 禁止的结构（delay、real类型在RTL）在数字电路设计的浩瀚星图中，RTL（Register Transfer Level）层犹如一道分水岭——它既是行为描述与物理实现的交汇点，也是抽象思维与硅基现实的临界界面。而当我们站在这个临界面上凝视时，有两处看似微小却足以颠覆整个综合流程的“禁飞区”：延迟语句（delay specification）与类型变量。它们不声不响，却如埋在代码底层的定时引信；它们语法合法，却在综合器眼中形同虚设；它们在仿真中运行如常，却在门级网表中彻底蒸发。这不是编译错误，不是语法警告，而是一种更危险的“静默失效”——它让设计在功能仿真中完美通过，却在FPGA布线后逻辑错乱，在ASIC流片后功耗暴增、时序违例、甚至完全失能。这绝非危言耸听。