9.2.1 RTL综合（inferring primitives）
文档摘要
9.2.1 RTL综合（inferring primitives） 在数字电路设计的浩瀚星图中，RTL综合（Register Transfer Level Synthesis）绝非一道简单的“翻译工序”——它不是把Verilog或VHDL代码逐字转成门级网表的机械解码器，而是一场精密的语义重构与架构映射的双重博弈。尤其当综合工具面对 （原语推断）这一核心能力时，它实际上在执行一项高度隐式的、依赖上下文感知的“硬件意图识别”任务：从看似通用的HDL描述中，精准捕获设计者心中那个尚未显式声明的专用硬件结构——可能是单端口RAM、双端口ROM、分布式LUT RAM、移位寄存器链、乘法器、甚至嵌入式DSP Slice的完整控制流与数据通路。 这正是9.2.
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