9.2.2 时序约束（SDC文件接口）

文档摘要

9.2.2 时序约束（SDC文件接口）时序约束，是FPGA/ASIC数字设计中那根看不见却绷得最紧的弦——它不参与功能实现，却决定着整个设计能否在目标频率下可靠运行；它不生成任何逻辑门，却比综合器更早地为电路划出不可逾越的物理边界；它用几行文本定义了时间的尺度，而芯片最终是否“活着”，全看这几十个字符是否精准地映射了硅片上电子真实的迁移路径。我们常把SDC（Synopsys Design Constraints）文件比作数字电路的“宪法”：它不规定每个模块该做什么，但明文宣告——信号从哪里出发、必须在何时抵达、中间允许经过多长的延迟、哪些路径可以豁免审查、哪些节点必须同步于同一节拍。