4.2.2 赋值与延迟：<=、:=、INERTIAL/TRANSPORT

文档摘要

4.2.2 赋值与延迟：<=、:=、INERTIAL/TRANSPORT 在数字电路设计的深水区，有一处看似平静却暗流汹涌的滩涂——它不显山露水，却决定着仿真与综合之间那道若隐若现的鸿沟是否会被填平；它不参与时序路径的显性计算，却悄然改写信号抵达寄存器输入端的确切时刻；它不暴露于RTL网表之中，却在VHDL/Verilog编译器的语义分析阶段被赋予截然不同的调度权重。这个地方，就是赋值语句的延迟语义建模机制——确切地说，是（非阻塞赋值）、（阻塞赋值）与 / 延迟属性三者交织构成的语义三角。这不是语法糖，不是风格偏好，而是一套精密的时间契约系统：它规定了“信号何时更新”、“事件如何排队”、“驱动源如何仲裁”，最终决定了仿真波形是否可综合、时序分析是否可信、跨时钟域握手是否鲁棒。