4.3.1 SIGNAL ASSIGN、BLOCK、GENERATE

文档摘要

4.3.1 SIGNAL ASSIGN、BLOCK、GENERATE 在数字电路设计的抽象层级中，行为建模与结构建模之间那条若隐若现的分界线，从来不是由语法决定的，而是由时间语义的精确性、并发粒度的可控性、以及综合工具对意图的理解深度共同划出的。当我们翻开 VHDL 标准（IEEE 1076-2019）第 4.3 节“并发语句集”，真正叩击的并非一组并列的语法糖——而是整个语言底层并发模型的神经中枢。而其中 4.3.1 小节所定义的、和三条语句，恰如三根精密咬合的齿轮轴：一个负责数据流的时间驱动注入，一个提供局部作用域与并发域的物理隔离屏障，一个实现编译期结构爆炸与拓扑生成的元编程引擎。