4.3.2 条件/解耦信号赋值：WHEN、ELSE

文档摘要

4.3.2 条件/解耦信号赋值：WHEN、ELSE 在数字电路设计的浩瀚星图中，条件信号赋值从来不是一句轻飘飘的“如果…那么…”就能概括的语法糖；它是硬件行为建模的神经突触，是时序路径上最精密的开关闸门，更是综合工具眼中可推导、可映射、可验证的逻辑原子。当我们在 VHDL 的这一节驻足凝视，我们面对的绝非教科书里几行对齐的语句——而是一套隐式状态机生成机制、一种静态分支裁剪策略、一次编译期逻辑重构的现场直播。今天，我们就以一线综合工程师兼 FPGA 架构师的双重身份，亲手拆解的底层实现肌理，从词法分析器如何识别关键字开始，到综合器如何将它翻译成 LUT6+MUXF7 的物理拓扑，再到仿真器如何保证其零延迟赋值语义的严格一致性。这不是语法讲解，这是一次逆向工程式的深度探针。