8.1.1 支持语句：无WAIT 的进程、多驱动限制

文档摘要

8.1.1 支持语句：无WAIT 的进程、多驱动限制在数字电路设计的浩瀚星图中，综合（Synthesis）从来不是一场浪漫的即兴创作，而是一场精密到纳秒级、严谨到布尔代数底层的工程契约——它要求设计者用硬件描述语言（HDL）写下“意图”，而综合工具则必须将其无歧义地翻译为可布线、可时序收敛、可物理实现的门级网表。这场翻译的合法性边界，由一套隐性却铁血的规则所划定。其中，“8.1.1 支持语句：无WAIT的进程、多驱动限制”绝非教科书里轻描淡写的两行注释；它是综合器内部状态机解析器的触发阈值，是RTL-to-gate映射引擎的语法防火墙，更是无数FPGA初学者深夜烧毁开发板后，在波形图里反复确认却始终无法理解的“为什么我的信号没变化？”的终极答案。