2.2.1 静态 CMOS 逻辑门设计

文档摘要

2.2.1 静态 CMOS 逻辑门设计在数字集成电路的浩瀚星图中，静态CMOS逻辑门不是起点，却是所有工程师真正“触碰到硅”的第一个锚点——它既不炫目如AI加速器的千核并行，也不宏大如SoC的片上系统架构，却以最朴素的晶体管对（pull-up network与pull-down network）构筑起整个数字世界的语法根基。当我们在EDA工具里敲下，当综合器生成一个标准单元库中的，当版图工程师在3nm工艺节点上反复调整指状（finger）宽度与堆叠（stacking）顺序时，我们其实在重演一个已延续半个多世纪的精密仪式：用物理可实现的电压摆幅，编码布尔代数的抽象真理。这不是教科书式的概念复述，而是一份来自流片现场的实践手记。