6.2 多重图形技术：一次曝光不够就分几次

6.2 多重图形技术：一次曝光不够就分几次

浸没式把单次曝光推到 38nm 半节距，而 20nm 以下节点需要 20nm 甚至更细。既然单次到头，最直接的逻辑就是：把图形拆开，分几次曝光、几次刻蚀，再拼回去。这套"次数换尺寸"的操作统称多重图形（multiple patterning）。本节按技术演进讲两种思路——先曝光两次再合并的 DPL，与自对准的 SADP/SAQP——并算清每种的工艺步骤与成本账。

思路一：拆分曝光（DPL）——把版图一分为二

双重曝光（DPL）把密集版图按奇偶拆成两张掩模，分别曝光（之间不显影，第二张的图形叠写进同一层胶），一次显影后线条间距减半。它的优点是流程短：掩模两张、曝光两次、显影一次。缺点同样致命：两次曝光之间的套刻误差直接决定线条间距的均匀性——设计间距 40nm 时，套刻误差 2nm 就是 5% 的间距失真。更麻烦的是拆分本身：任意版图未必能干净地按奇偶二着色（冲突图形必须移位或加重），设计工具与设计规则都要配合。DPL 在 20nm 世代用过一阵，很快把主舞台让给了自对准方案。

思路二：自对准（SADP）——让芯轴自己长出侧墙

自对准双重显形（SADP）的流程堪称光刻最优雅的把戏。以密集线条为例：

1. 芯轴曝光：用普通光刻做出周期为 P 的稀疏线条（这个周期在单次曝光能力之内），刻蚀成硬芯轴（如非晶碳）；
2. 沉积侧墙：低温沉积一层氮化硅薄膜，均匀包覆芯轴四周（保形沉积，CVD 的看家本领）；
3. 回刻侧墙：各向异性干法刻蚀把薄膜的平面部分打掉，只在芯轴两侧留下垂直的侧墙——侧墙的位置由芯轴边缘定义，不经过任何曝光，套刻误差为零；
4. 去芯轴填填充：清除芯轴，留下周期 P/2 的氮化硅侧墙阵列，作为下一层刻蚀或继续加工的掩膜。

一次光刻（P 周期）+ 两次薄膜工序，得到 P/2 周期图形。若把侧墙本身再当一次"芯轴"重复以上步骤，就是 SAQP，周期再除二——四重图形把 76nm 光刻周期变成 19nm 末端图形。自对准的精髓：新图形的定位靠前一步图形的物理边缘，而不是靠光学的二次对准。

图：SADP 与 DPL 流程对比

自对准为什么胜出

对比两条思路的误差来源就明白：DPL 的关键尺寸与间距都压在"两次曝光的套刻"上，套刻预算在 2nm 时代是天文数字级的奢侈；SADP 的间距由薄膜沉积的均匀性定义，薄膜厚度误差以埃计，远比套刻可控。SADP 因此成为 20nm 到 7nm 世代逻辑关键层（栅极）与存储器（3D NAND 的字线）的绝对主力——3D NAND 堆到一百多层还压得住成本，靠的正是 SAQP 把每一次光刻的价值翻倍再翻倍。

成本账：多重图形贵在哪

多重图形的代价三项。机时：工序翻倍意味着每层晶圆占用机台时间翻倍，产能直接打折。掩模：芯轴层加切割层，掩模数量增加，而先进掩模单张几十万美元。良率：工序越多，单层综合良率越低，缺陷与颗粒的暴露面翻倍。用一个粗模型体会一下：

# 多重图形成本粗算：单次 vs SADP
cost_litho = 1.0          # 单次曝光的相对成本（机时+掩模+检测归一）
steps_sp = 1
steps_sadp = 1 + 3        # 芯轴曝光 + 沉积 + 回刻 + 去芯轴
yield_sp, yield_each = 0.98, 0.995   # 光刻与新增工序的单步良率假设

y_sadp = yield_sp * yield_each**3
c_sadp = cost_litho * steps_sadp / yield_sp * (steps_sp/steps_sadp) * (yield_sp/y_sadp)
print(f"SADP 相对成本约 {c_sadp:.1f} 倍，综合良率 {y_sadp:.3f}")
# 结论：用 3 到 4 倍成本换 2 倍密度，只有设计价值足够高的层才用得起
​

这笔账决定了多重图形的适用纪律：只用在设计价值最高的关键层（栅极、最底一两层金属），其余层宁可放宽设计规则用单次曝光。这也回答了一个常见疑问：为什么先进节点芯片不是每一层都做到最细——不是不能，是不划算。

组合策略：真实版图从来不是纯密集

SADP 的教科书图全是规则线条，真实逻辑版图却密集与孤立混杂。工程解法是核心加修剪的双掩模组合：SADP 先做出细密的基本阵列，再用第二张修剪掩模（cut mask）把不需要的部位断开。修剪掩模的图形不承载分辨率压力，但它的套刻误差决定"断点"位置的精度——误差大了会出现该断不断或误伤邻线。于是套刻预算再次回到舞台中央：自对准解决了"线距"的定位，却把复杂度转嫁给了"剪裁"的定位。SAQP 需要的剪裁层更多，套刻与掩模成本的账单也随之翻番——多重图形从来没有免费午餐，只是把账单从分辨率栏挪到了套刻栏。

存储器为什么是多重图形的最大赢家

3D NAND 的字线层与逻辑芯片的栅极层是 SADP/SAQP 的两大主战场，但两者的经济逻辑不同：存储器的图形高度规则、层数深达上百层，侧墙方案的"一次光刻多处复制"价值被层数指数级放大——不做 SAQP，堆叠成本根本算不过来。逻辑电路则要为非规则版图支付核心加修剪的额外代价，使用多重图形的层越多，套刻与掩模账单越厚。同一个技术，在不同产品上的性价比天差地别——这解释了为什么存储厂与逻辑厂对高 NA EUV 的态度常常不一致，也提醒我们：技术路线之争从来都是"技术 x 产品结构"的二元方程。

问题：多重图形会不会被 EUV 完全取代？

短期不会。EUV 产能有限且机时昂贵，即便在 EUV 产线上，非关键层仍用浸没加多重图形做成本优化；反过来，EUV 单次曝光解决不了的极细层（高 NA 落地前）也还要靠 SAQP。两者更可能是"分工"而非"替代"：EUV 吃掉最复杂的层，浸没多重图形守住性价比区间。技术史上的替代很少是清场式的，多半是重新划界。

本节要点回顾

• DPL 拆版图奇偶两次曝光，流程短但间距命悬套刻，且版图须可二着色。
• SADP 用保形沉积加回刻长侧墙，新图形由物理边缘定义，套刻误差为零。
• SAQP 再翻倍，是 3D NAND 高堆叠与逻辑栅极层的量产支柱。
• 自对准胜在把定位问题换成薄膜均匀性问题，误差以埃计。
• 成本三到四倍、良率风险叠加，多重图形只给关键层用。

次数换尺寸的账单越来越厚。有没有一次曝光直接到 13nm 的路？下一节看 EUV。