4.3.1 漏极引起的势垒降低（DIBL）

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4.3.1 漏极引起的势垒降低（DIBL）在集成电路工艺持续微缩至5 nm甚至3 nm节点的今天，晶体管已不再是我们教科书里那个“理想开关”的优雅化身。它变得敏感、躁动、难以驯服——栅极对沟道的控制力日渐式微，而漏极却悄然伸出无形之手，悄然撬动原本由栅极独断的静电势垒。这便是DIBL（Drain-Induced Barrier Lowering，漏极引起的势垒降低）：一个看似静默、实则致命的短沟道效应，它不声不响地瓦解着阈值电压的稳定性，侵蚀着关态电流的底线，最终将器件拖入亚阈值泄漏失控的深渊。你或许已在TCAD仿真中见过那条被漏极电压“拉歪”的能带图；或许在实测I ds -V gs 曲线上目睹过V th 随V ds 升高而系统性漂移的诡异现象；