7.1 从平面到FinFET与GAA

7.1 从平面到 FinFET 与 GAA

本节摘要：平面 MOSFET 缩到二十几纳米后，栅极对沟道的控制份额被源漏耗尽区稀释，短沟道效应全面失控。FinFET 把沟道立成一片薄鳍、栅极三面包围，环栅结构再进一步四面包围——几何上每多包一面，控制权就夺回一分。本节看三代结构的剖面、一条工艺流程简影，以及"按鳍数卖电流"的设计逻辑。

第六章结尾留下的问题——控制权流失——这一节给出结构性的回答。答案的方向出乎意料地朴素：既然平面结构里栅只能从上面盖住沟道，那就把沟道立起来，让栅多抱几个面。听起来像一句玩笑，背后却是十年工艺开发的真金白银。

为什么必须立体化

回到控制权的账本：栅压要独占沟道电势的决定权，前提是"栅控电荷远多于源漏耦合电荷"。平面器件缩微时，栅氧变薄增强了栅控，但源漏的耗尽区深度（由结深与衬底掺杂决定）没有等比例缩，沟道里"受源漏影响的地盘"占比越来越大。到二十纳米节点，漏致势垒降低让阈值随漏压漂移每伏上百毫伏，亚阈值摆幅劣化到一百毫伏每十倍电流开外，静态漏电与性能一起崩——平面路线走到了物理墙。

FinFET 的解法：把沟道刻成一片竖直的薄鳍（宽度五到十纳米），栅极跨坐上去，左、右、顶三个面同时贴近沟道。源漏要想影响沟道中部，得先穿透被栅"贴身看守"的两侧——漏致势垒降低被压到每伏几十毫伏，亚阈值摆幅回到接近八十毫伏。二零一二年，二十二纳米节点量产这种三栅结构，官方口径是同性能下功耗降一半左右。环栅结构再进一步：沟道做成水平或竖直的纳米线，栅极整整一圈包围，四个面全是"贴身保镖"；配合多层堆叠（纳米片），把每层的宽度做成几十纳米的"宽鳍"，兼顾控制力与驱动电流。三星在三纳米节点率先量产环栅，此后各家路线图全部汇流于此。

图：三代结构剖面对比与 FinFET 工艺流程简影

按鳍数卖电流：立体器件的设计语法

平面时代的语法是"宽长比"：想要两倍电流，把晶体管画宽一倍。FinFET 时代语法变了——鳍宽由光刻与刻蚀锁定（全片统一几纳米），想要更多电流只能并更多片鳍；每片鳍的有效宽度是两倍鳍高加鳍宽。代数一下：鳍高三十五纳米、鳍宽八纳米，单片鳍的有效宽度七十八纳米；要一只等效一微米宽的晶体管，并十三片鳍。版图从此以"鳍数"为单位计价，标准单元库的高度直接定义为几条鳍轨。

工艺上这套结构的看点是"自对准"：鳍的宽度不再直接依赖光刻分辨率，而是用沉积层厚度与侧壁刻蚀间接定义（侧壁图形化技术），把几纳米的尺寸从"光刻拼刺刀"换成"薄膜厚度控制"——这是摩尔定律能挺进深纳米区的工艺密码之一。另一个看点是替换金属栅流程：先用假栅占住位置、做完源漏外延与退火，再挖掉假栅填入高介电常数介质与功函数金属——避免高温工序破坏金属栅的功函数。

概念演算：单鳍电流与并联数

已知：工艺库给出单鳍驱动电流 60 μA（饱和，标称电压）
     目标：驱动 0.8 mA 的时钟驱动级
步骤：
1) 单鳍有效宽度 = 2×35 nm + 8 nm = 78 nm
2) 需要鳍数 = 800 μA / 60 μA ≈ 13.3 → 取 14 片鳍
3) 版图宽度 ≈ 14 × 鳍间距（约 45 nm 量级）≈ 0.63 μm
结论：立体器件的"宽"是离散的——只能整片整片加鳍，
     窄器件的电流分辨率由单片鳍决定，这也是标准单元
     只有几档驱动强度的根源。
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常见误读

• 以为立体化是为了"省面积"。立体的真实动机是恢复栅控、压漏电；单只晶体管的寄生电容反而变多（栅包的面积更大），频率收益有限。真正的面积红利来自"漏电降了之后可以更激进地缩沟道"。
• 把环栅当成终点。环栅之后还有竖直堆叠的互补场效应结构（把 NMOS 与 PMOS 上下叠放）、背面供电、二维材料沟道——控制权战争还有下一幕，第九章继续。
• 认为三维结构只属于逻辑芯片。功率器件早在逻辑之前就立体化了——超结的深柱、IGBT 的竖直沟道，第七章第二节马上会看到"立体化"在另一个战场的老前辈。

逻辑战场讲完。下一节转到电压电流大几个数量级的功率战场，看同一套结与沟道物理如何被重新排版成竖直结构，以及为什么碳化硅值得贵十倍。

四、三维时代的两难与巧解

三维栅的时代并不只有掌声，把两难与巧解摆开看。难一，寄生在增殖：鳍与纳米片的表面积暴增，源漏外延、接触、栅侧墙的寄生电阻电容跟着翻番，驱动电流的一大半被寄生吃掉——于是有了埋入式电源轨把供电从正面搬到背面，腾出正面每一条走线。难二，热在变挤：三维堆叠的沟道被介质包裹，散热路径变长，自热效应让同一颗芯片在 GAA 时代比平面时代更烫——器件物理的结对门电路设计提了新约束。难三，工艺对准进入原子级：纳米片的释放选择性刻蚀、内外栅介质的共形沉积，任何一步的均匀性失守都直接变成阈值的离散。巧解同样精彩：片的厚度成了新的阈值旋钮（薄片静电好、驱动差，厚片反之，于是有了按用途配不同片厚的方案）；背面介电层的引入让阈值调节彻底从栅stack里解放（背面充电即可动态调阈）；堆叠的方向与片宽按逻辑路径需求混合排布。看懂这些两难与巧解，你就理解了为什么先进节点的论文标题越来越像材料学——器件工程的边界，正在从"画结构"扩展到"管理原子"。

回到历史的纵深处收尾这场结构革命。平面的黄金三十年里，器件缩放靠光学与掺杂两条腿走路；九十年代末短沟道效应逼近极限，业界一度怀疑摩尔定律的钟摆停摆——随后高 k 金属栅、应变硅、FinFET 三连击续命，每一招都来自本章之前的物理：栅控静电学、能带工程、三维栅。今天的 GAA 与背面供电，把电源网络与信号网络分层，本质是把芯片当成立体城市来规划。站在这个高度回望，器件物理的教学不该是名词的堆叠，而应是一场连续剧：每一代结构的登场都是为了解决上一代留下的矛盾，而新登场者又自带新的矛盾下场——理解了这个戏剧结构，你读任何下一代器件的新闻（二维沟道、CFET 对叠、自旋器件）都能自动找到它在剧情里的位置与它要还的债。

顺带把功率与数字两条战线的结构史做个交叉印证：数字侧的FinFET与GAA是为了把栅控静电学拉满，功率侧的超结、沟槽与带垫层则是为了把耐压与导通损耗的互换律打破——两条战线看似各干各的，底层逻辑却是同一句话：当二维结构的物理潜力被挖尽时，就向三维要结构、向新材料、向新机制要空间。这个共同逻辑也预告了下一代器件的样子：CFET把N与P管片垂直对叠、背面供电把供电网络整层搬家、堆叠把逻辑与存储竖向合券——它们都已在量产路图上排队，而驱动它们的物理语言，本书九章已经全部交到你手上。