7.3 低功耗设计中的时序

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7.3 低功耗设计中的时序第七章：签核标准与可靠性 7.3 低功耗设计中的时序：当时间遇见能量，静默的战场才真正开始在芯片设计的宏大叙事中，时序（Timing）常被视作数字电路的“心跳”——它定义了信号何时出发、何时抵达、何时被采样；而功耗（Power），则如血液般流淌于晶体管沟道之间，决定着系统能走多远、跑多快、热不热。过去二十年，这两条主线长期并行演进：时序收敛聚焦于建立时间（setup time）与保持时间（hold time）的严苛边界；低功耗设计则痴迷于电压缩放、电源门控、状态保留等节能术。二者看似泾渭分明——一个关乎“正确性”，一个关乎“可持续性”。然而，当工艺迈入5nm及以下节点，当SoC集成百亿晶体管、横跨十数个电压域、动态切换百种功耗状态时，这种人为割裂便轰然崩塌。