4.4 DRC 与 LVS：签核前的几何检查

4.4 DRC 与 LVS：签核前的几何检查

本节摘要：DRC 检查版图几何是否满足制造规则，LVS 检查版图提取出的电路与设计网表是否一致，两者合称物理验证，是通往制造的最后一道闸。本节讲清 DRC 规则族的构成与数量级、LVS 的图同构本质、这两个检查为什么必须独立于设计工具完成，以及一份物理验证报告怎么读。签核链在本文分析结束，第 5 章转向制造侧。

DRC：几千条规则的几何普查

制造厂把"什么样的图形我能可靠造出来"写成规则手册：金属最小宽度、同层最小间距、通孔包围尺寸、栅极超出有源区的最小延伸、金属密度上下限……先进工艺节点的完整规则集有数千条（28 纳米约两千条，7 纳米超过四千条，EUV 层还有一些全新的规则类型），全部要用 3.2 节的几何引擎对全版图逐条求值。DRC 的特殊性在于它的零容忍：时序可以带几皮秒裕量交付，任何一条 DRC 违例都不能带进掩模数据——每条违例都对应一类确定的制造缺陷风险（断线、短路、栅失效）。

规则族的分层值得记住，因为修复手段完全不同。宽度与间距类是最基础的几何谓词，工具膨胀求交批量筛（3.2 节的形态学技巧）。密度类要求每层金属在指定窗口内的面积占比落在区间（如 20% 到 80%）——过稀的层在化学机械抛光时会凹陷，过密的层蚀刻不净，修复手段是填充（自动生成无害的填充图形调密度，填充本身又要保证不引入新的耦合电容问题，填充后的寄生提取要重跑）。天线类限制制造过程中未连接到扩散区的金属面积（等离子刻蚀积累的电荷会击穿栅氧），修复是在高位金属层加跳线或加保护二极管。规则手册每个新工艺节点重写一遍，DRC 引擎本身则相对稳定——变的规则、不变的框架。

LVS：图同构比对的结构仲裁

LVS 回答另一个问题：版图上画出来的电路，和你想设计的电路，是同一个吗？ 流程分三步。第一步提取：从版图几何识别器件（有源区加栅构成晶体管、接触孔加金属构成连线）并提取寄生电阻电容，得到"从版图上读出来的"电路网表。第二步比对：把这个网表与设计网表（综合流程的源头网表）做匹配——两者都是图，比对的本质是图同构判定，加上器件参数的容差核对（提取出的晶体管宽长必须与设计值一致）。第三步报告：同构成功则 LVS 干净；失败则输出不匹配清单——缺器件、多器件、连线错、参数错各成一类。

图同构在理论上复杂度地位微妙（既非已知多项式也非确认 NP 完全），但 LVS 的实践复杂度来自别处：设计网表与提取网表的表达习惯差异巨大——设计侧一个反相器是一个单元实例，提取侧是两个晶体管。工业 LVS 靠规则文件里的器件识别与归并规则把提取网表"向上抽象"回设计侧的层次（识别出门级单元、识别出逻辑功能），再做层次化比对。层次化比对可以数量级加速（公共子模块只比一次），但黑盒化会掩盖错误，签核级 LVS 通常要求最终做到扁平比对兜底。与 DRC 的零容忍相同，LVS 不匹配也是硬失败——它意味着交付的掩模做不出你设计的电路。

LVS 比对的核心判定（简化伪代码）

match(layoutNetlist, designNetlist):
    器件按类型与参数分桶           // 晶体管 电阻 电容 分开
    for 每个设计侧器件:
        找提取侧候选（同类型 参数容差内）
        若唯一: 锁定配对
        若多个: 进入连接关系消歧   // 比对端口连接图
        若没有: 报"缺失器件"
    图遍历传播配对:               // 从已配对器件沿网扩散
        相连器件的网络名必须一致
        冲突即报"连线不一致"并给出差异路径
    return 全部配对成功且网络一致
​

为什么检查工具必须独立

一个容易被忽略的流程原则：DRC 与 LVS 的签核工具通常不由设计者使用的实现工具兼任，而是独立的签核产品（历史上的 Calibre 即以此立身）。原因有三层。利益隔离：实现工具检查自己生成的版图，实现算法的缺陷可能恰好躲过自家检查器；独立引擎用不同的几何内核与提取算法，等于交叉验证。基准地位：制造厂只认可特定签核工具的运行结果，签核报告是与晶圆厂对话的正式语言——工具选择不是技术偏好而是合约条款。规则执行的中立性：规则手册由代工厂随 PDK 发布并绑定签核工具校验，规则的解释权在制造侧。这套独立签核制度是 EDA 产业分工最成功的制度设计之一，它把"设计者自证清白"变成"中立第三方出证"。

读一份物理验证报告

拿到 DRC/LVS 报告，看四样东西。违例总数与分布：几百条违例集中在同一区域，多半是某次自动化步骤的系统性错误（如某层填充策略错误）；零星分散的多是 corner case，个别处理。违例分类占比：间距类占大头通常指向布线器设置，密度类超标指向填充参数，天线超标指向高层布线策略。LVS 不匹配的类型：缺失器件与多余器件并存常是提取规则的识别边界问题（回查规则文件），纯连线不一致则可能是真错误——后者更危险，因为它说明功能可能已经变了。运行环境指纹：规则文件版本、PDK 版本、工具版本——签核报告的效力绑定版本组合，版本不符的报告在晶圆厂眼里等于没跑。这份报告连同 4.1 到 4.3 的时序、功耗、SI/PI 报告，构成交付制造的全部"体检证明"，第 5 章从制造侧接着回答：光刻与良率如何对待这份体检。

运行时间的量级给个手感：先进节点一个大型块级设计的全量 DRC，单次运行在几十到几百核上要数小时，掩模层数以几十计、规则几千条相乘，就是天文数字的几何谓词求值——3.2 节的瓦片并行与形态学批量筛在这里直接兑现为交付周期。LVS 的提取步骤同样昂贵（器件识别加寄生提取），但等价比对本身相对便宜。这也解释了物理验证的流程策略：实现阶段跑"启发式快筛"（规则子集、粗精度）抓大头，签核阶段才跑全量——把最贵的检查留到最接近终点的时刻。

本节要点回顾

• DRC 数千条规则：28 纳米约两千条、7 纳米超四千条，零容忍，每条对应明确制造缺陷。
• 规则族分层：宽度间距靠膨胀筛、密度靠自动填充、天线靠跳线与保护二极管。
• LVS 三步：提取识别器件、图同构比对、分类报告，连线不一致比器件缺失更危险。
• 层次化加扁平兜底：层次比对提速，签核级仍以扁平比对收口。
• 独立签核制度：利益隔离、代工厂基准、规则中立，物理验证工具因此独立成产业。
• 报告四看：总数分布、分类占比、不匹配类型、版本指纹，签核效力绑定版本组合。