5.1 CMOS兼容制造流程

5.1 CMOS 兼容制造流程

制造视角：硅光芯片不是"雕"出来的，是在 CMOS 产线上"长 + 刻 + 掺 + 连"出来的。波导的最终尺寸由光刻与刻蚀决定（误差约正负几纳米），调制器的性能由离子注入决定，探测器由锗外延决定——理解工序顺序与误差来源，是理解良率、成本与 PDK 约束的前提。

本章从制造站台出发。一颗硅光芯片在晶圆厂里要经历几十道工序，但骨架可以浓缩成六步：淀积、光刻、刻蚀、掺杂、外延、金属化。本节先走一遍这六步在光子语境下的含义，再看工艺偏差如何变成器件参数的统计分布，最后讨论为什么 193 纳米光刻对硅光子绰绰有余。

一、六道核心工序的光子版解读

第一步：衬底准备。 出发点是 200 或 300 毫米 SOI 晶圆（2.1 节解剖过的三明治）。顶层硅厚度 220 纳米的均匀性由晶圆厂保证（好晶圆的厚度偏差可控制在正负 5 纳米以内）——这个数字直接决定全片波导有效折射率的均匀性，是芯片级一致性的第一块基石。

第二步：光刻。 把版图上的波导图形用 193 纳米深紫外光投影到光刻胶上。光学邻近效应会让纳米级图形变形（线端缩短、角圆化），因此光学校正（OPC）是标准动作。硅光子关心的关键尺寸是：500 纳米波导宽度的偏差（影响折射率与模式）、耦合器间隙（影响分光比）、以及光栅周期（影响波长响应）。

第三步：刻蚀。 等离子体刻蚀把图形从胶层转移到硅层。条形波导需要全刻蚀（穿透 220 纳米顶层硅），脊波导只刻一部分（留 60 至 90 纳米地板）。刻蚀留给器件的"指纹"是侧壁粗糙度（2.3 节散射损耗的元凶）与侧壁角度偏差，量产线把粗糙度控制在 1 至 2 纳米均方根，代价是专门的平滑工艺（氧化热平滑、多重沉积-回刻）。

第四步：离子注入与退火。 调制器与探测器的掺杂就位：PN 结的 P 区与 N 区分别注入硼与磷，注入能量与剂量决定结深与载流子浓度分布——直接写进 3.1 节 Soref 公式里的 ΔN，决定 VπL 与插损这对矛盾的最终位置。注入后高温退火激活掺杂并修复晶格损伤。

第五步：锗外延。 在指定窗口选择性生长锗吸收层（3.4 节的两步外延法在此执行）。锗层厚度、位错密度、表面平整度在晶圆级统计分布——这解释了为什么同批芯片的探测器暗电流有数十倍的离散。

第六步：介质与金属化。 沉积二氧化硅包层把光路密封（上包层完成，器件光学参数就此定型），随后多层金属布线连接调制器电极、探测器与焊盘，最后钝化保护。热光调谐器（氮化钛电阻）也在这几层里完成。

图：一条波导的前道工序剖面演化

二、193 纳米光刻的"够用哲学"

硅光子的最小特征尺寸在 90 至 200 纳米区间（波导半宽变化最敏感处的间隙约 100 至 150 纳米），远大于 193 纳米 DUV 光刻加浸没式技术的分辨极限（40 纳米级）——不需要 EUV。这个"够用"带来两个战略红利。其一，产能选择自由：200 毫米成熟产线大量闲置且便宜，硅光子可以享用最肥的成本曲线；其二，不与 AI 芯片抢产线：先进制程的产能焦虑与硅光子无关。

但"够用"不等于"容易"。光子器件对尺寸误差的敏感度是模拟级的：波导宽度偏差 10 纳米，有效折射率漂移约 0.01，微环谐振波长漂移约 2 纳米——足够把一个 DWDM 信道推出栅格。所以硅光产线真正的功夫在统计控制：晶圆内、晶圆间、批次间的关键尺寸漂移都要被监测、被建模、被写进 PDK 的角点（corner）文件。工程师设计时不是对着一个标称值，而是对着"最快/典型/最慢"三套工艺角做验收。

三、工艺偏差到器件参数：一条统计链

把制造与设计连起来看一条完整的误差传播链：光刻偏差（±10 纳米）→ 波导宽度分布 → 有效折射率分布 → 微环谐振波长分布（±1 至 2 纳米）→ 信道对准误差 → 需要的热调功率（每环几毫瓦）。这条链告诉我们三件事。第一，器件级的一纳米，系统级就是几毫瓦——制造成本会转化为运行功耗；第二，测试数据反哺工艺：每片的谐振波长统计图是产线健康度的体检表，先进产线用它做前馈补偿（按片微调设计版图尺寸）；第三，统计思维是硅光工程师的必修课——单颗芯片调通不难，一万颗芯片的分布落在规格内才是量产。

五、参观一条虚拟产线：时间与位置的账

把一颗芯片的制造旅程换成时间与坐标来感受。投料日，一片 300 毫米 SOI 晶圆进入产线；第一周完成波导层的光刻与刻蚀——此刻芯片的"光学性格"已定；第二到三周完成注入与退火、锗外延——有源器件诞生；第四周包层沉积与化学机械抛光、金属布线六到八层逐层生长；第六到八周钝化、凸点、终检出厂。总计八到十二周的前道周期，晶圆在几百台设备间流转数百道工序，任何一步的统计漂移都会写进最终的器件分布。

晶圆上的位置也重要。边缘 die 的工艺参数系统性偏离中心（光刻与刻蚀的径向效应），同片良率图常呈现"中心好、边缘差"的同心圆。聪明的做法是按 die 的径向位置记录测试数据，反哺工艺建模——这就是 5.4 节说的"测试数据反哺工艺"的空间维度。成熟平台还会给设计者提供"边缘放宽"规则：关键耦合结构别放 die 边缘，除非你的指标有 20% 的余量。

规模感的最后一课：产能。一条 300 毫米产线的硅光月产能以千片计，每片切出两三百颗收发芯片——月百万颗级的芯片产能，对应几十万模块的年封装产能缺口（因为封装更慢）。这就是为什么景气周期里"芯片不缺、模块缺"，也是封装产能（5.2 节）成为产业链咽喉的量化注脚。

六、制造工艺的光子特供环节

标准 CMOS 工序之外，硅光产线有几个特供步骤，它们恰是光子平台与电子平台的分界点。厚氧化硅与多层包层：光波导需要微米级的包层厚度（电子层介质只有几十到几百纳米），沉积与平坦化的工艺窗口是特调的。深槽刻蚀：端面耦合的芯片边缘要做光学级端面，有时还要在芯片上直接刻出 V 型槽作无源对准基准，深硅刻蚀的侧壁质量直接影响耦合。锗选择性外延：在氧化硅窗口里长锗单晶，生长窗的尺寸与位置精度决定探测器良率。低应力金属：热光调谐器的氮化钛电阻、射频电极的厚铜，层叠与电子后道互有取舍。

这些特供环节是评估代工平台成色的观察点：问一家平台能不能做异质激光器、有没有晶圆级端面工艺、锗外延的暗电流统计如何，比问制程节点数字更能判断其光子能力。光子产线的竞争力不在节点，而在这些特供模块的完备与统计水平——这正是设计流程那节"PDK 即产线能力的文档化"的另一面。

常见问题

硅光子为什么不用更先进的 EUV 光刻做更小器件？ 光子器件的尺寸由波长物理决定（模式尺寸约半微米），缩小几何尺寸不会带来电子世界里"更小更强"的红利，反而加剧散射损耗与耦合难度。硅光子的性价比来自成熟工艺，不是先进工艺。

流片一次要多少钱？ 以 MPW（多项目晶圆）拼片方式，几平方毫米的硅光设计在商业平台的流片费约数万至十几万人民币量级；全掩模全套（约几十块掩模板）则要数百万。这与数字芯片动辄上千万的先进制程流片费相比，是"小本生意"——也是高校与初创公司能持续玩硅光的经济基础。