4.2 关键走线规则

4.2 关键走线规则

本节摘要：SOURCE 4.2：3W、20-H、包地、长度匹配等规则背后的物理量与失效模式。

故障场景：DDR 字节组内 DQS 与 DQ 等长差 50 mil，EMI 与误码并存

skew 导致共模辐射上升；同时采样窗口缩小。整改：等长组内优化、避免跨槽、参考平面不换层。

这个案例说明走线规则的两面性：等长差不仅是时序问题，也是 EMC 问题。DDR4 中 DQS 与 DQ 的 50 mil 长度差，在 1.6 Gbps 下对应约 7.5 ps 的相位差，看似微小，但在差分信号中会直接转换成共模分量——共模电流沿走线与平面边缘流动，恰好落入 150 MHz–1 GHz 的辐射考核频段。整改把组内 skew 压到 5 mil 以内，同时保证 DQS 差分对全程不换层、不跨槽，EMI 与误码同时消失。教训：走线规则从来不是「美观约束」，而是对 A、Z0、τ 三个物理量的直接操作。

一、规则与物理

各规则的物理量对照：

• 3W：容性与感性耦合系数随间距近似按距离的平方/立方衰减，3W 时耦合通常降到 5% 以下（约 -26 dB）。间距从 1W 提到 3W，串扰下降 10–14 dB；
• 包地：两侧 GND 走线 + 每 100 mil 一个 GND 过孔，等效于在信号两侧加「屏蔽墙」，但包地线必须接地，否则浮置导体反而耦合；
• 不跨分割：参考平面开槽迫使回流绕行，环路面积膨胀 → 共模辐射。判据是「信号投影区下方 100 mil 内不得有开槽」；
• 45°/圆弧：直角走线的外侧电流密度集中、内侧存在「死区」，等效于局部阻抗突变；高频下用 45° 或圆弧过渡；
• 差分等长：P/N 长度差每 10 mil（约 1.5 ps），在高速率下都会贡献共模转换。等长实现优先用「蛇形在内侧」，避免在参考面开槽。

二、过孔 discipline

每个过孔引入 nH 级电感；高速信号换层须 伴随 GND via（return path switching）。孤立信号 via 无相邻 GND via 是常见 RE 源。

过孔的电感量级：标准 8 mil 通孔约 0.5–1.0 nH，其中反焊盘直径、孔径、焊盘大小都有影响。过孔对信号的影响体现为阻抗不连续（通常等效于 1–3 pF 电容 + 电感），对回流的影响则更致命——换层瞬间回流被迫改变平面，若没有紧邻的 GND via，回流会绕一个大圈找路径。

# 过孔电感估算
def via_inductance_nh(d_in_mil: float, h_in_mil: float) -> float:
    """简化的过孔电感模型，返回 nH"""
    d = d_in_mil * 25.4e-6  # 直径转米
    h = h_in_mil * 25.4e-6
    # L ≈ μ0·h/(2π)·ln(4h/d)（一阶近似）
    import math
    return (4e-7 * math.pi * h / (2 * math.pi)) * math.log(4 * h / d) * 1e9

for h in [0.8, 1.2, 1.6, 2.0]:
    print(f"板厚 {h:.1f} mm, 8mil via → L ≈ {via_inductance_nh(8, h*39.37):.2f} nH")

# 多孔并联降感：N 个并联约 L/N（互感影响下略高）
​

回流过孔的布局要点：信号 via 与 GND via 的距离 ≤ 20 mil（约 0.5 mm），且最好对称布置（信号 via 两侧各一个）。换层密集的区域（如 BGA 出线区）应保证 GND via 密度与信号 via 密度相当——「有多少信号孔，就补多少地孔」。

三、走线规则数值化自检

# 3W 与等长的快速自检
def check_3w(w_mil, s_mil):
    ok = s_mil >= 3 * w_mil
    print(f"线宽 {w_mil} mil, 间距 {s_mil} mil → 3W {'通过' if ok else '不通过'}")
    return ok

def check_length_mm(l_a_mm, l_b_mm, tol_mm):
    diff = abs(l_a_mm - l_b_mm)
    print(f"长度差 {diff:.2f} mm (容差 {tol_mm} mm) → {'通过' if diff <= tol_mm else '需优化'}")

check_3w(5, 15)
check_3w(5, 8)
check_length_mm(48.2, 48.1, 0.13)   # 5 mil ≈ 0.127 mm
check_length_mm(49.5, 47.8, 0.13)
​

• 换层规则清单：换层点 ±50 mil 内必须有回流 via；换层前后阻抗目标一致；差分对两线必须在同一点换层；
• 等长优先级：时钟 > DQS > 数据组 > 控制；组内优先，组间次之；
• 走线层次序：高速先布、电源其次、低速最后，避免高速被迫绕行制造大环路。

四、常见走线场景的处置对照

走线顺序的工程纪律：先布高速与时钟（占用最优层与最短路径），再布电源（大面积、低敏感），最后布低速控制与指示灯线。这个顺序保证高速线不会因「先到先得」被迫绕行制造大环路——大环路是布局阶段最容易制造的辐射源，也是后期最难整改的。

五、规则与标准测试的映射

把规则与测试项目绑定后，走线评审就不再是「美学检查」，而是一次可预测、可追溯的 EMC 预演。每条规则都有明确的「失败样子」，整改时也就有了明确的测量抓手。

⚠️ 常见坑：包地但 GND 不 via 到参考层——护线铜无效。

💡 关键直觉：每条规则都可追溯到 A、Z0、τ 之一。

重点提炼

• 换层 = 换回流，必须规划 return via，距离 ≤20 mil；
• 等长组是 DDR/PCIe 的 EMC+SI 双要求，skew 即共模；
• 锐角走线在高 GHz 加剧阻抗突变；
• 3W/包地/不跨分割是初筛规则，仿真耦合曲线才是签核依据；
• 规则冲突时按「回流 > 阻抗 > 串扰」优先级裁决。