6.1.2 事件控制（@*、always_comb/comb/latch/seq - Ver...

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6.1.2 事件控制（@、alwayscomb/comb/latch/seq - Verilog-2001）在数字电路设计的浩瀚星图中，事件控制（Event Control）从来不是一句轻飘飘的语法糖，而是一把双刃剑——它既是 RTL 建模的基石，也是时序隐患与综合歧义最常蛰伏的暗礁。当你敲下的瞬间，你并非只是启动了一个过程块；你正在向综合器递交一份隐含契约：“请为我自动推导敏感信号列表，并保证其逻辑完备、无冗余、无遗漏、无竞态”。这份契约看似简洁，实则承载着组合逻辑建模的全部哲学：完备性、确定性、可验证性与可综合一致性。而 Verilog-2001 引入的，以及后来 SystemVerilog 标准化并强化的、、（即），正是这场契约从模糊约定走向形式化承诺的技术演进。