3.3 互连线建模与总线架构

文档摘要

3.3 互连线建模与总线架构在VLSI设计的宏大叙事中，若将晶体管比作城市的砖石，逻辑单元是街区的功能模块，那么互连线——那些穿梭于千万级门电路之间的金属轨迹——便是这座超大规模集成电路城市的血管与神经束。它们不执行运算，却决定着信号能否准时抵达；它们不存储状态，却深刻影响着功耗、时序收敛乃至系统可靠性。当工艺节点迈入5nm及以下，互连延迟已全面超越门延迟，成为制约性能提升的首要瓶颈。此时，“互连线建模与总线架构”不再是一段被边缘化的布线后处理环节，而是一场始于架构决策、贯穿物理实现、最终反塑系统行为的深层博弈。它既是第三章“VLSI系统架构与数字信号处理”的逻辑延展——因为任何精妙的DSP算法若无法在硅片上以可预测的带宽、确定的延迟、可控的噪声完成数据搬运，便只是纸上波形；